JP2003228982A

JP2003228982A - 半導体集積回路装置

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Publication number: JP2003228982A
Application number: JP2002020721A
Authority: JP
Inventors: Shigeru Nakahara; 茂中原; Masayuki Iwahashi; 誠之岩橋; Takeshi Suzuki; 武史鈴木; Keiichi Higeta; 恵一日下田; Kazuo Kanetani; 一男金谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-01-29
Filing date: 2002-01-29
Publication date: 2003-08-15
Also published as: US6826109B2; US20030142526A1

Abstract

(57)【要約】【課題】使い勝手の改善、応答性又は低消費電力のい
ずれかに適合した動作モードを選ぶこと、あるいは入力
セットアップ値を選ぶことが可能なＲＡＭマクロを搭載
した半導体集積回路装置を提供する。【解決手段】ＲＡＭマクロを第１動作モードでは、入
力信号の取り込みタイミングが第１時間とし、第２動作
モードでは、入力信号の取り込みタイミングが上記第１
時間よりも遅い第２時間にされてなる第２動作モードと
する。あるいは入力信号を取り込む入力回路と、上記入
力回路の出力信号をデコードするデコーダ回路とを含ん
だ半導体集積回路装置において、第１信号に基づいて上
記入力回路を活性化し、第２信号に基づいて上記デコー
ダ回路を活性化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えばＲＡＭマクロを備えた大規模集積回
路に利用して有効な技術に関するものである。

【０００２】

【従来の技術】発明を成した後の公知例調査によって、
本願発明の特徴の１つである応答性と低消費電力とを関
連付けた２つの動作モードを持つメモリ回路に関する技
術として以下の通りの報告が成された。同期クロックを
生成するためのＤＬＬ回路を動作状態にして応答性を速
くしたアクティブパワーダウンモードと、上記ＤＬＬ回
路の動作も停止させて消費電力の低減を図ったスタンバ
イパワーダウンモードとを備えた同期型メモリとして特
開２０００−２１１６５号公報及び特開２００１−１４
８４７号公報がある。

【０００３】

【発明が解決しようとする課題】上記のような技術は、
いずれも内部に同期クロック生成回路を備えたものであ
りその適用範囲がそれに限定されてしまうものである。
本願発明者においては、クロックイネーブル信号もくし
はチップセレクト信号のようにメモリ回路を活性化する
信号を２信号以上設けて、それぞれの役割を設定するこ
とにより、応答性を優先させたモードと低消費電力を優
先させたモードとの２つのモードを設けることを考え
た。別の観点から、上記２つのモードは、書き込みデー
タのセットアップ値を２種類に設定するためにも利用で
きる。

【０００４】この発明の目的は、使い勝手を改善したＲ
ＡＭマクロ等を搭載した半導体集積回路装置を提供する
ことにある。この発明の他の目的は、応答性又は低消費
電力のいずれかに適合した動作モードを選ぶことが可能
なＲＡＭマクロを搭載した半導体集積回路装置を提供す
ることにある。この発明の更に他の目的は、入力セット
アップ値を選ぶことが可能なＲＡＭマクロを搭載した半
導体集積回路装置を提供することにある。この発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。ＲＡＭマクロにおいて第１動作モード
では、入力信号の取り込みタイミングが第１時間にさ
れ、第２動作モードでは、入力信号の取り込みタイミン
グが上記第１時間よりも遅い第２時間にされてなる第２
動作モードとを設ける。

【０００６】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。半導体集積回路装置において、入力信号を取り込む
入力回路と、上記入力回路の出力信号をデコードするデ
コーダ回路とを含み、第１信号に基づいて上記入力回路
を活性化し、第２信号に基づいて上記デコーダ回路を活
性化する回路を設ける。

【０００７】

【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置に搭載されるＲＡＭマクロの一実施例のブ
ロック図が示されている。特に制限されないが、この実
施例のＲＡＭマクロは、比較的小さな記憶容量を持つス
タティック型ＲＡＭに向けられている。例えば、メモリ
セルは、４カラム（ビット線対）×２５６ロウ（ワード
線）×７２ビット≒７２Ｋ（ビット）のような記憶容量
を持つ。

【０００８】上記のようにメモリアレイ部が、２５６本
のワード線を持つので、その中の１つを選択するために
ロウ系選択回路として次の回路が設けられる。アドレス
信号ａ（５─２）の４ビットと、アドレス信号ａ（９─
６）の４ビットとは、それぞれアドレス入力回路及びラ
ッチ回路に伝えられる。上記ラッチ回路の出力信号は、
それぞれＸプリデコーダ１とＸプリデコーダ２に入力さ
れ，これらの２つのＸプリデコーダ１，２からそれぞれ
１／１６のデコード信号が形成され、メインデコーダ及
びドライバに伝えられて２５６本のワード線の中から１
本のワード線を選択する１／２５６の選択信号が形成さ
れる。

【０００９】カラム系選択回路は、上記４対のビット線
から１つを選択するために、アドレス信号ａ（１−０）
の２ビットが用いられる。これらのアドレス信号ａ（１
─０）は、アドレス入力回路及びラッチ回路に伝えられ
る。上記ラッチ回路の出力信号は、Ｙデコーダに伝えら
れて１／４のデコード信号が形成され、ドライバを介し
てカラムスイッチに伝えられる。

【００１０】この実施例では、各ビット線に書き込みア
ンプＷＡ（４×７２）が設けられ、かかる書き込みアン
プに対して、上記カラム選択信号及び書き込み制御信号
号ｗｅ（７１─０）と書き込みデータｄ（７１−０）の
アンド信号がゲート回路Ｇ０２を対して伝えられる。つ
まり、カラム選択信号により１／４に選択された７２個
の書き込みアンプＷＡ（７１−０）のうち、書き込み制
御信号ｗｅ（７１−０）で指定されたアンプに対して書
き込みデータｄ（７１─０）が伝えられる。書き込み制
御信号ｗｅ（７１−０）は、書き込みデータｄ（７１─
０）を１ビット単位でマスクを設定する信号として用い
られる。一方、カラムスイッチを通して選択されたビッ
ト線の読み出し信号は、センスアンプＳＡによって増幅
され、７２ビットの読み出し信号ｑ（７１−０）がパラ
レルに出力される。

【００１１】この実施例では、特に制限されないが、ク
ロック信号ｃｋにより内部動作が動作させるクロック同
期式とされる。クロック信号ｃｋは、クロックイネーブ
ル信号としての第１信号（ブロックセレクト）ｂｓによ
りその入力が制御される。つまり、クロック信号ｃｋに
よりラッチ回路に供給し、その入力に供給された第１信
号ｂｓを取り込んで保持する。このラッチ回路の出力信
号によりアンドゲート回路Ｇ０１を制御して、クロック
信号ｃｋの入力を許可し、前記アドレス信号ａ（９−
０）及び書き込み制御信号ｗｅ（７１−０）、書き込み
データｄ（７１−０）と、本願において新たに設けられ
た第２信号（アレイセレクト）ａｓを取り込むラッチ回
路とセンスアンプに伝える。入力が許可されたクロック
信号により、これらのラッチ回路の動作が有効とされ
る。

【００１２】この実施例では、入力回路とラッチ回路と
を別の回路ブロックとして示しているが、後述するよう
にラッチ回路と入力回路とは１つの回路で構成される。
それ故、上記ゲート回路を通して入力されたクロック信
号により、上記信号ｂｓ，ｃｋ以外の入力信号を受ける
入力回路が活性化されるものとなる。また、センスアン
プＳＡは、７２個もの多数が設けられるので、クロック
信号をセンスアンプに伝えるドライバが設けられる。

【００１３】上記第２信号は、特に制限されないが、前
記Ｘデコーダ１，２、Ｙデコーダ、及びセンスアンプＳ
Ａに活性化信号としてのクロック信号を伝えるドライバ
を活性化する信号として用いられる。これにより、この
実施例のＲＡＭマクロは、上記第１信号ｂｓを非活性化
レベルとする第１スタンバイモードと、上記第１信号ｂ
ｓを活性化し、第２信号ａｓを非活性化レベルとする第
２スタンバイモードの２種類のスタンバイモードを備え
ることとなる。

【００１４】上記第１スタンバイモードでは、第１信号
ｂｓが非活性状態であり、このときにはクロック信号ｃ
ｋを受ける入力回路と、第１信号ｂｓを受ける入力回路
及びラッチ回路のみが動作状態であり、他の回路は全て
非活性状態となり、メモリ動作時の消費電流に対して約
９９％の消費電流を削減することができる。つまり、こ
のスタンバイモード１では上記第１信号ｂｓを受ける入
力回路及びラッチ回路のみしか動作状態にならないた
め、メモリ回路全体の動作時の１％程度した消費電流が
発生せず、低消費電力モードとなる。

【００１５】上記第２スタンバイモードでは、第１信号
ｂｓが活性状態であるため、アドレス信号、書き込み制
御信号及び書き込みデータや第２信号に対応した入力回
路及びラッチ回路が動作状態となり、第２信号ａｓによ
りＸプリデコーダ１，２、ドライバ以降の各内部回路を
非動作状態とするものであるために、メモリ動作時の消
費電流に対して約９０％の消費電流を削減することがで
きる。つまり、このスタンバイモード２では動作時の１
０％程度の消費電流を上記入力回路において発生するも
のである。しかし、その反面、入力回路が動作状態であ
るために、第２信号により活性化されるＲＡＭマクロで
の応答性を速くすることができる。

【００１６】上記第１信号ｂｓによりＲＡＭマクロを活
性化するときと、上記第２信号ａｓによりＲＡＭマクロ
を活性化するときとでは、上記のように応答性と消費電
力化との間で２通りの動作モードを設定できることの
他、後述するように信号ｂｓにるスタンバイモード１か
らのアクセスと、信号ａｓによるスタンバイモード２か
らのアクセスとにより入力信号のセットアップ値を２通
りにすることができる。

【００１７】図２には、上記ＲＡＭマクロの一実施例の
具体的回路図が示されている。メモリアレイは、データ
ブロックＤＢ０−ＤＢ７１からなる。データブロックＤ
Ｂ０−ＤＢ７１は、ＤＢ０が例示的に示されているよう
に、カラム０−３を有し、そのうちカラム０に対応した
一対のビット線には、ＭＣ０〜ＭＣ２５５のように２５
６のメモリセルが設けられる。これらのメモリセルＭＣ
０〜ＭＣ２５５は、それぞれがサブワード線に接続され
る。ＲＭＣは、冗長用メモリセルであり、いずれかのサ
ブワード線、又はそれに接続されるメモリセルに不良が
発生した場合に置き換えられる。

【００１８】上記サブワード線は、サブワードライバＳ
ＷＤにより駆動される。特に制限されないが、各データ
ブロックＤＢ０〜Ｄ７１に対応して上記のようなサブワ
ードドライバＳＷＤが設けられ、メインデコーダＸＤＥ
Ｃにより駆動されるメインワード線の選択信号を受け
て、それぞれのサブワード線を選択する。

【００１９】クロックバッファＣＫＧは、クロック信号
ｃｋにより第１信号ｂｓを取込んでラッチし、それのラ
ッチ出力によりゲート回路が制御されてクロック信号ｃ
ｋの入力が許可されて、内部クロック信号ｃｋａ，ｃｋ
ｂ，ｃｋｂｃｋ，ｃｋｐ等が形成される。これらの内部
クロック信号ｃｋａ，ｃｋｂ，ｃｋｂｃｋ，ｃｋｐによ
り、アドレス信号ａ５−ａ２、ａ９−ａ６及びａ１，ａ
０と第１信号ａｓを受ける各入力回路及びラッチ回路Ｘ
ＡＢ１，２、ＹＡＢ、ＡＳＢの動作が制御される。

【００２０】書き込みデータｗｄと書き込み制御信号ｗ
ｅは、ＷＤ／ＷＥバッファから入力される。これらの信
号ｗｄ／ｗｅは、それぞれがラッチ回路ＦＦに入力さ
れ、上記クロックバッファＣＫＧから取り込まれたクロ
ック信号ｃｋｒｗｄにより動作が制御される。

【００２１】入力回路及びラッチ回路と、メモリアレイ
部の具体的構成は、次に説明するが、プリデコーダＸＰ
Ｄは、入力回路と類似の回路により構成される。例え
ば、アドレス信号ａ５−ａ３の３ビットにより、６対の
相補アドレス信号ｘｂと、アドレス信号ａ２に対応した
一対の相補アドレス信号ｘｂｃｋ０を組み合わせて、１
６対のプリデコード信号ｘｐｄを生成する。

【００２２】つまり、上記ａ５−ａ３の相補アドレス信
号は、８通りのプリデコード動作を行う並列形態に接続
された入力ＭＯＳＦＥＴのゲートに供給される。同じ回
路が２組設けられて上記相補アドレス信号が供給され、
一方の組に一対の相補アドレス信号ｘｂｃｋ０の一方
が、他方の組に相補アドレス信号ｘｂｃｋ０の他方が供
給されて、それぞれの組の論理動作を有効として上記１
６通りのプリデコード信号を形成する。アドレス信号ａ
９−ａ６においても同様な回路が設けられて上記１６通
りのプリデコード信号を形成する。

【００２３】メインデコーダＸＤＥＣは、上記１６通り
のプリデコード信号ｘｐｄとｘｐｅとを組み合わせて２
５６通りのワード線選択信号を形成する。冗長プリデコ
ーダＲＰＸＤ，ＲＸＤＥＣは、不良アドレスへのアクセ
スがあったときに、冗長メモリセルＲＭＣの選択信号を
形成する。

【００２４】図３には、上記ＲＡＭマクロにおけるメモ
リアレイ部の一実施例の具体的回路図が示されている。
メモリセルＭＣは、Ｐチャンネル型ＭＯＳＦＥＴＱ１，
Ｑ３とＮチャンネル型ＭＯＳＦＥＴＱ２，Ｑ４からなる
２つのＣＭＯＳインバータ回路の入力と出力とを交差接
続されたラッチ回路と、その一対の入出力ノードと一対
の相補ビット線との間に設けられたアドレス選択用のＮ
チャンネル型ＭＯＳＦＥＴＱ５，Ｑ６から構成される。
これらのＭＯＳＦＥＴＱ５，Ｑ６のゲートは、ワード線
に接続される。

【００２５】上記相補ビット線には、ライトアンプを構
成するＭＯＳＦＥＴＱ１１，Ｑ１２と、それを駆動する
インバータ回路Ｎ１，Ｎ２及Ｐチャンネル型ＭＯＳＦＥ
ＴＱ７，Ｑ９、Ｎチャンネル型ＭＯＳＦＥＴＱ９，Ｑ１
０からなるライトアンプが設けられる。上記ＭＯＳＦＥ
ＴＱ９，Ｑ１０には書き込みデータｗｌ，ｗｒが伝えら
れる。ＭＯＳＦＥＴＱ１３，Ｑ１４及びＭＯＳＦＥＴＱ
１５は、ビットプリチャージ（イコライズ）回路であ
り、カラム選択信号がインバータ回路Ｎ３，Ｎ４を通し
て伝えられる。この信号は、上記ライトアンプを選択す
る信号としても用いられる。

【００２６】ゲート回路Ｇ１は、読み出しイネーブル信
号により制御されて、上記カラム選択信号をカラムスイ
ッチＭＯＳＦＥＴＱ１５，Ｑ１６に伝える。カラムスイ
ッチＭＯＳＦＥＴＱ１５，Ｑ１６は、Ｐチャンネル型か
らなり、上記相補ビット線をコモンデータ線に接続させ
る。一対のコモンデータ線に対して４対の相補ビット線
が設けられており、上記カラム選択信号によりいずれか
１つの相補ビット線がコモンデータ線に接続される。

【００２７】コモンデータ線には、ＭＯＳＦＥＴＱ１７
〜Ｑ１９からなるコモンデータ線プリチャージ回路が設
けられる。コモンデータ線とセンスアンプの入力との間
には、容量カット用のＰチャンネル型ＭＯＳＦＥＴＱ２
０，Ｑ２１が設けられる。センスアンプの入力部にも、
ＭＯＳＦＥＴＱ２２〜Ｑ２４からなるプリチャージ回路
が設けられる。

【００２８】センスアンプは、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ２５，Ｑ２７とＮチャンネル型ＭＯＳＦＥＴＱ２
６とＱ２８からなるＣＭＯＳインバータ回路の入力と出
力とを互いに交差接続してなるラッチ回路と、かかるラ
ッチ回路に動作電圧としての回路の接地電位を供給する
Ｎチャンネル型ＭＯＳＦＥＴＱ２９から構成される。上
記入力部の容量カット用のＰチャンネル型ＭＯＳＦＥＴ
Ｑ２０，Ｑ２１と上記Ｎチャンネル型ＭＯＳＦＥＴＱ２
９のゲートには、インバータ回路Ｎ６を対してセンスア
ンプ活性化信号が供給される。

【００２９】コモンデータ線プリチャージ信号によりプ
リチャージ動作が終了し、コモンデータ線にはカラム選
択信号により選択された相補ビット線の読み出し信号が
伝えられる。この信号は、容量カット用のＰチャンネル
型ＭＯＳＦＥＴＱ２０とＱ２１を介してセンスアンプの
入力部に伝えられる。センスアンプ活性化信号がアクテ
ィブになると、上記容量カット用のＰチャンネル型ＭＯ
ＳＦＥＴＱ２０，Ｑ２１がオフ状態となり、センスアン
プの入力部とコモンデータ線は切り離される。それ故、
Ｎチャンネル型ＭＯＳＦＥＴＱ２９のオン状態により、
上記ラッチ回路を構成するＣＭＯＳインバータ回路の正
帰還動作によってハイレベル／ロウレベルの増幅信号が
高速に形成されてラッチされる。

【００３０】上記センスアンプを構成するラッチ回路の
出力信号は、インバータ回路を介して、Ｐチャンネル型
ＭＯＳＦＥＴＱ３１、Ｑ３３とＮチャンネル型ＭＯＳＦ
ＥＴＱ３２、Ｑ３４からなるトライステート出力回路に
伝えられる。この出力回路は、上記センスアンプの出力
信号が共にハイレベルのプリチャージ状態のときには、
上記Ｐチャンネル型ＭＯＳＦＥＴＱ３１、Ｑ３３とＮチ
ャンネル型ＭＯＳＦＥＴＱ３２、Ｑ３４が共にオフ状態
となり、出力ハイインピーダンス状態にされる。出力部
には、ＣＭＯＳインバータ回路Ｎ９，Ｎ１０からなるラ
ッチ回路と、出力回路Ｎ１１が設けられる。

【００３１】図４には、上記ＲＡＭマクロにおける入力
部の一実施例の具体的回路図が示されている。この実施
例の入力部は、入力とラッチとを１つの回路により構成
される。この実施例では、信号ｄａｔａが入力信号であ
り、書き込みデータｄ（７１−０）の他に、アドレス信
号ａ０〜ａ９、信号ｂｓ、ａｓ、ｗｅ（７１−０）に対
応した入力回路にも用いられる。

【００３２】入力信号ｄａｔａとホールド信号ｈｏｌｄ
−ｃｋ及びクロック信号／ｃｋとリセット信号ｒｅｓｅ
ｔ−ｃｋは、それぞれゲート回路Ｇ６０，Ｇ６１を介し
て入力される。入力＆ラッチ回路は、ゲートとドレイン
とが互いに交差接続されてラッチ形態のＰチャンネル型
ＭＯＳＦＥＴＱ６５，Ｑ６６、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ６１，Ｑ６２と、上記ＭＯＳＦＥＴＱ６１に並列
接続された入力ＭＯＳＦＥＴＱ６０と、上記ＭＯＳＦＥ
ＴＱ６０〜Ｑ６２に回路の接地電位に対応した動作電圧
を供給するＮチャンネル型ＭＯＳＦＥＴＱ６８と、上記
ＭＯＳＦＥＴＱ６０〜６２の共通接続されたソース及び
上記Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴの交差接続点にそれぞれ電源電圧を供給するリ
セット用のＰチャンネル型ＭＯＳＦＥＴＱ６３、Ｑ６４
及びＱ６７とから構成される。

【００３３】上記ゲート回路Ｇ６０を通した入力信号ｄ
ａｔａは、Ｎチャンネル型ＭＯＳＦＥＴＱ６０のゲート
に伝えられる。この実施例のラッチ回路は、上記入力信
号ｄａｔａに対応してＭＯＳＦＥＴＱ６０がオフ状態な
らば、クロック信号／ｃｋに対応してＭＯＳＦＥＴＱ６
８がオン状態になったとき、チッチ回路を構成するＮチ
ャンネル型ＭＯＳＦＥＴＱ６２がオン状態に、Ｐチャン
ネル型ＭＯＳＦＥＴＱ６５がオン状態に安定するような
適当なオフセットが設けられている。また、上記オフセ
ットは、上記入力信号ｄａｔａに対応してＭＯＳＦＥＴ
Ｑ６０がオン状態ならば、クロック信号／ｃｋに対応し
てＭＯＳＦＥＴＱ６８がオン状態になったとき、チッチ
回路を構成するＮチャンネル型ＭＯＳＦＥＴＱ６２がオ
フ状態に、Ｐチャンネル型ＭＯＳＦＥＴＱ６５がオフ状
態に安定するようにされる。

【００３４】図５には、図４の入力回路の動作の一例を
説明するためのタイミング図が示されている。クロック
信号／ｃｋがハイレベルからロウレベルの立ち下がり
（外部クロックｃｋのロウレベルからハイレベルへの立
ち上がり）のエッジに同期して、上記リセット用のＰチ
ャンネル型ＭＯＳＦＥＴＱ６３、Ｑ６４及びＱ６７がオ
フ状態にされて、Ｎチャンネル型ＭＯＳＦＥＴＱ６８が
オン状態にされ、入力信号ｄａｔａによるＭＯＳＦＥＴ
Ｑ６０のオン状態／オフ状態に対応して増幅動作とその
保持（ラッチ）動作とが行われる。入力信号ｄａｔａ
は、ホールド信号ｈｏｌｄがロウレベルの期間のみ有効
とされ、かかる信号ｈｏｌｄ−ｃｋが前記図２のクロッ
ク入力回路ＣＫＧに示されているようにクロック信号／
ｃｋを遅延させた反転信号（ｃｋｂ）とすることによ
り、上記クロック信号／ｃｋの立ち下がりの一定期間の
みの入力信号ｄａｔａが取り込まれて、エッジ同期動作
のラッチ回路とされる。

【００３５】上記のような増幅とラッチ動作のために、
クロック信号／ｃｋの立ち下がりエッジに先行してハイ
レベル又はロウレベルに確定させるというセットアップ
時間が設けられる。また、信号ｒｅｓｅｔ─ｃｋが前記
図２のクロック入力回路ＣＫＧに示されているようにク
ロック信号／ｃｋを遅延させた反転信号（ｃｋｐ）とす
ることにより、その立ち上がりにより上記ＭＯＳＦＥＴ
Ｑ６８をオフ状態にしてメモリセルの選択動作のために
必要な一定期間のみ入力回路＆ラッチ回路を動作させる
ようにするものである。このことは、類似の回路が用い
られるデコーダ（プリデコーダ）でも同様である。した
がって、ワード線は、メモリセルの読み出し又は書き込
みに必要な一定時間のみ選択状態にされ、読み出し信号
は出力のラッチ回路に保持されているので問題ない。

【００３６】図６は、この発明に用いられる入力回路の
他の一実施例の回路図が示されている。この実施例は、
いわゆるドミノ回路型アドレスバッファが用いられる。
第１の入力であるＭＯＳＦＥＴＱ４６のゲートに入力信
号ｄａｔａを供給し、クロック信号ｃｋによりＰチャン
ネル型のプリチャージＭＯＳＦＥＴＱ４４とＮチャンネ
ル型ＭＯＳＦＥＴＱ４７を動作させて、入力信号ｄａｔ
ａの反転信号を形成する。第２の入力であるＭＯＳＦＥ
ＴＱ４２のゲートにインバータ回路Ｎ４１を介した反転
の入力信号ｄａｔａを供給し、クロック信号ｃｋにより
Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ４０とＮ
チャンネル型ＭＯＳＦＥＴＱ４３を動作させて、上記反
転の入力信号ｄａｔａの反転信号を形成する。

【００３７】クロック信号ｃｋがロウレベルになると、
上記プリチャージＭＯＳＦＥＴＱ４０とＱ４４がオン状
態になるので、出力ｑとｑｂは、ロウレベルになり、前
記図４の実施例回路と同様にリセットされる。Ｐチャン
ネル型ＭＯＳＦＥＴＱ４１とインバータ回路Ｎ４０は、
ラッチ回路を構成し、入力信号によりＮチャンネル型Ｍ
ＯＳＦＥＴＱ４２がオフ状態のときのプリチャージレベ
ル保持する。同様に、Ｐチャンネル型ＭＯＳＦＥＴＱ４
５とインバータ回路Ｎ４１は、ラッチ回路を構成し、入
力信号によりＮチャンネル型ＭＯＳＦＥＴＱ４６がオフ
状態のときのプリチャージレベル保持する。上記インバ
ータ回路Ｎ４０とＮ４２は、プリデコーダを駆動するド
ライバも兼ねている。

【００３８】図７には、この発明に用いられる入力回路
の更に他の一実施例の回路図が示されている。この実施
例は、いわゆるスタティックのフリップフロップ型アド
レスが用いられる。スールラッチ回路からなるマスター
フリップフロップとスレーブフリップフロップを組み合
わせて、クロックｃｋの立ち上がりに入力信号を取り込
み、保持するというものである。この構成の入力＆ラッ
チ回路を用いた場合には、プリデコーダ以降の回路を上
記メモリセルの読み出し又は書き込みに要する時間だけ
動作させるようにするためには、プリデコーダにクロッ
クｃｋを供給してパルス化されたデコード信号を形成す
るようにすればよい。

【００３９】図８には、前記ＲＡＭマクロの動作の一例
を説明するためのタイミング図が示されている。この実
施例のＲＡＭマクロでは、前記のように２種類のスタン
バイモード１と２を持つが、いずれもメモリセルのデ
ータは保持され、１サイクルで通常動作モードに復帰
が可能であり、ＲＡＭマロク毎の活性化の制御が可能
である。

【００４０】クロック信号ｃｋの１サイクル毎に制御信
号ｗｅのハイレベル／ロウレベルに対応してライト（Wr
ite)／リード（Read) 及び信号ｂｓ，ａｓに対応してス
タンバイ(stanby)１、２の各モードが設定できる。例え
ば、クロック信号ｃｋの１サイクル目では、信号ｂｓ，
ａｓがハイレベルで活性状態であり、信号ｗｅのハイレ
ベルに対応してライトサイクルが指定され、アドレスａ
０にデータｄ０の書き込みが実施される。続いて、２サ
イクル目では信号ｗｅがロウレベルとなり、アドレスａ
１に対応してメモリセルに記憶されてデータｑ１が出力
される。

【００４１】３サイクル目では、セットアップ時間tsbs
を持って先行して信号ｂｓがロウレベルにされることに
よりスタンバイ１モードとされる。同様に、４サイクル
目では、セットアップ時間tsasを持って先行して信号ａ
ｓがロウレベルにされることによりスタンバイ２モード
とされる。このセットアップ時間tsasは、アドレス信号
のセットアップ時間tas と同じくされる。

【００４２】４サイクル目では、セットアップ時間tsas
を持って先行して信号ａｓがハイレベルに、アドレス信
号ａ０が入力されることにより、信号ｗｅのロウレベル
によりリードモードが指示されて、アドレスａ０に対応
した読み出しデータｑ０が出力される。上記のデータｑ
０が出力されるまでの間、前の読み出しデータｑ１が保
持されている。

【００４３】上記のスタンバイモード１からスタンバイ
モード２に切り替えて次のサイクルでリードモードにし
ているが、このことは本願発明の上では格別な意味を持
たない。このような動作も可能であるという程度のもの
と理解されたい。実際には、前記の説明したようにスタ
ンバイモード１からメモリアクセスを行う場合と、スタ
ンバイモード２からメモリアクセスを行う場合との２通
りができるということに本願発明の特徴がある。

【００４４】図９には、この発明に係るＲＡＭマクロの
セットアップを説明するための構成図が示されている。
この実施例では、ＲＡＭマクロをフリップフロップＦＦ
と見立てて説明する。フリップフロップＦＦにおいて、
クロックｃｋは伝達経路での遅延時間をもってフリッ
プフロップＦＦのクロック端子ｃｋに入力され、データ
ｄはそのまま遅延なくフリップフロップＦＦのデータ端
子ｄに伝えられるとする。このときのセットアップｓｅ
ｔｕｐは、上記クロック端子ｃｋに伝えられるクロック
信号ｃｋ’とデータｄとの時間差に相当する。つま
り、セットアップｓｅｔｕｐは、フリップフロップＦＦ
においてクロック端子ｃｋにクロック信号が伝えられた
時には、それに同期して取り込むためのデータｄの入力
に要する時間に対応し、クロックに対してデータがセッ
トアップ時間だけ先行していることが必要であること
を現している。

【００４５】同図のようにクロック信号ｃｋの伝達経路
に遅延を設けた場合、フリップフロップＦＦのクロック
端子ｃｋに伝えられるクロック信号ｃｋ’は遅延時間
だけ遅れた信号とされる。この場合、上記伝達経路の遅
延時間も含んだブラックボックスでみると、クロック
信号ｃｋとデータｄとの間の実質的なセットアップｓｅ
ｔｕｐは、前記フリップフロップＦＦののようにデー
タが先行するいわぱプラス時間ものではなく、−の
ように、クロック信号ｃｋよりもデータｄが遅れたマイ
ナスの時間に設定することもできる。

【００４６】このことを参考にして、本願発明に係るＲ
ＡＭマクロについてのセットアップを説明すると、スタ
ンバイモード１からＲＡＭマクロをアクセスする場合に
は、図１又は図２のように、クロック信号ｃｋにより信
号ｂｓを取り込み、取り込んだ信号ｂｓによりゲート回
路を制御して上記クロック信号ｃｋをアドレス入力回路
等に供給するものである。したがって、スタンバイモー
ド１からメモリアクセスを開始するには、クロック信号
ｃｋに対して信号ｂｓをセットアップ時間tsbsだけ先行
してハイレベルにする必要がある。

【００４７】これに対して、アドレス信号ａ０〜ａ９等
の他の入力信号は、それを取り込む入力回路には、上記
のようにクロック信号が遅れて伝えられるので実際には
信号ｂｓよりも遅くてもよいが、ＲＡＭマクロをアクセ
スするプロセッサ等の信号発生源からみると、信号ｂｓ
の他のアドレスａ０〜ａ９及び信号ａｓやデータｄ（７
１─０）等も同じタイミングで一斉に出力するので、結
局スタンバイモード１からのメモリアクセスを行う場合
のセットアップ時間は、クリティカルな上記信号ｂｓで
律則されることになる。この場合には、クロック信号ｃ
ｋに遅延は生じないから、図９のの時間は０となり、
のセットアップ時間、例えば１６０ｐｓｅｃがセット
アップ時間とされる。

【００４８】スタンバイモード２からＲＡＭマクロをア
クセスする場合には、図１又は図２のように、クロック
信号ｃｋはゲート回路を通して遅れてアドレスａ０〜ａ
９及び信号ａｓやデータｄ（７１─０）を取り込み入力
回路に伝えられる。したがって、スタンバイモード２か
らのメモリアクセスを行う場合のセットアップ時間は、
信号ａｓやアドレス信号ａで律則される。この場合に
は、クロック信号ｃｋにゲート回路Ｇ０１等による遅延
が生じるから、図９のの時間は０ではなく例えば１７
０ｐｓｅｃ程度の遅延時間が発生し、セットアップ時間
は、１６０−１７０＝−１０ｐｓｅｃのように小さくで
きる。

【００４９】このようにセットアップ時間が小さくと
き、とくにマイナスの時間を持つときには、クロック信
号ｃｋに対して遅れてアドレス信号ａ、データｄを形成
することができ、ＲＡＭマクロをセクセスするプロセッ
サ等のメモリ制御回路のからみた場合、メモリアクセス
信号の生成が容易になるとい利点が生じる。

【００５０】以上のことから、信号ｂｓをロウレベルに
するスタンバイモード１では、パワー削減効果が−９９
％程度の大きくできる反面、かかるスタンバイモード１
からメモリアクセスを開始するときにセッチアップ値は
例えば１６０ｐｓｅｃのように大きくなり、応答性が悪
くなる。

【００５１】信号ｂｓをハイレベルとして信号ａｓをロ
ウレベルにするスタンバイモード２では、パワー削減効
果が−９０％程度とスタンバイモード１よりも小さくな
る反面、かかるスタンバイモード２からメモリアクセス
を開始するときにセッチアップ値は例えば−１０ｐｓｅ
ｃのように小さくなり、応答性の改善が図られる。

【００５２】このような２通りのスタンバイモード１，
２を持たせることにより、ＲＡＭマクロの用途、つまり
はスタイバイ時の低消費電力を優先させるか用途か、あ
るいは応答性を優先させる用途かに応じた最適化が可能
となる。または、１つのＲＡＭマクロをそれをアクセス
する動作モードに応じて最適化した使い方ができるとい
う利点が生じる。

【００５３】図１０には、この発明に係る半導体集積回
路装置に搭載されるＲＡＭマクロの他の一実施例のブロ
ック図が示されている。この実施例は、前記図１の実施
例の変形例であり、Ｘプリデコーダ１を前記図１ではス
タンバイモード２により抑止していたが、これをスタン
バイモード１に変更したものである。この理由は、スタ
ンバイモード２により抑止を行うとすると、信号ａｓの
制御される回路が前記図１ではＸプリデコーダ１，２、
Ｙデコーダ及びセンスアンプの活性化を行うドライバの
ように回路規模が大きく、その負荷、つまりはファンア
ウト数が大きくなる。

【００５４】この実施例では、Ｘプリデコーダ１を信号
ｂｓで制御されるゲート回路を通したクロック信号で動
作させることにより、上記信号ａｓの負荷の軽減を図る
ものである。この場合、スタンバイモード２ではＸプリ
デコーダ１も動作しプリデコード信号を出力するが、メ
インデコーダは動作をしないからメモリアレイの選択動
作は行われれず、メモリ選択動作に関しては前記図１の
実施例と同様なスタンバイモード２を実現できる。

【００５５】図１１には、この発明に係る半導体集積回
路装置に搭載されるＲＡＭマクロを用いたメモリ回路の
一実施例のブロック図が示されている。この実施例で
は、２つのＲＡＭマクロを組み合わせて記憶容量を２倍
に拡大させたキャシュメモリを構成する。例えば、レジ
スタファイルにおいて、２つのデータをバイプラインラ
ッチを介してアドレスアダーで演算してアドレス信号を
生成してパンプラインラッチに伝える。上記アドレス信
号は、２つのＲＡＭマクロにおいてアドレス信号ａ（９
−０）を共通に供給し、最上位ビットのアドレス信号ａ
（１０）を信号ａｓに割り当てて供給する。つまり、一
方のＲＡＭマクロの信号ａｓにはアドレス信号ａ（１
０）をそのまま供給し、他方のＲＡＭマクロの信号ａｓ
にはインバータ回路で反転したアドレス信号ａ（１０）
を供給する。

【００５６】ＲＡＭマクロは、信号ａｓによりいずれか
一方がアクティブなり、他方はスタンバイモード２とな
る。スタンバイモード２では、前記のようにセンスアン
プＳＡが活性化されず、出力がハイインピーダンス
（Ｈ）となるので、上記アクティブとなるＲＡＭマクロ
からの出力信号がパイプラインラッチに伝えられる。こ
のとき、前記図３の実施例のようにそれぞれのＲＡＭマ
クロにおいてラッチ回路Ｎ９，Ｎ１０と出力回路Ｎ１１
が設けられた場合には、２つのＲＡＭマクロの３状態出
力回路を利用したワイヤードオア論理が採れないから、
信号ａ（１０）のハイレベル／ロウレベルによりいずれ
か一方の出力回路Ｎ１１を出力ハイインピーダンス状態
にするようにすればよい。

【００５７】つまり、ＲＡＭマクロとしてはセンスアン
プＳＡの出力回路のみを搭載し、パイプラインラッチの
入力部に、図３に示したインバータ回路Ｎ９とＮ１０で
構成されるラッチ回路と、出力回路Ｎ１１を設けるよう
にすればよい。この実施例では、信号ａｓを用いること
により、セットアップ時間を前記のように小さくできる
から、その分アドレスアダー等での演算時間を確保する
ことができ、ＲＡＭマクロの記憶容量を、１つのＲＡＭ
マクロを最小単位として複数のＲＡＭマクロを組み合わ
せて様々に設定できるから設計工数を削減することがで
きる。なお、応答性がそれほど要求されない場合、つま
りはディレイがクリティカルでない場合には、信号ａｓ
に代えて信号ｂｓを用いることもできる。

【００５８】図１２には、この発明に係るＲＡＭマクロ
の拡張方法を説明するための構成図が示されている。前
記図１、図２のようなＲＡＭマクロが複数搭載された半
導体集積回路装置において、それを２個組み合わせる場
合、つまりはユーザーによる記憶容量の拡張（Ａ）は、
ａｓ端子に前記のようにアドレス信号／ａ（１０）とａ
（１０）を割り当て、マルチプレクサの入力（０）と
（１）に供給し、かかるマルチプレクサをアドレス信号
ａ（１０）でいずれか一方の入力（０）又は（１）選択
して出力信号ｄｍを得る。前記図１１の実施例は上記
（Ａ）の例に対応している。ＲＡＭ設計者により記憶容
量を拡張する場合（Ｂ）には、単純にセンスアンプＳＡ
の出力回路をワイヤードオア接続とし、そこに前記のよ
うなラッチ回路と出力回路を設けるようにすればよい。

【００５９】図１３には、この発明に係る半導体集積回
路装置の一実施例の全体構成図が示されている。同図に
示された各回路ブロックは、実際の半導体チップ上にお
ける幾何学的な配置に合わせて示されいてる。

【００６０】この実施例は、１チップマイコロプロセッ
サに向けられており、インストラクション・キャッシュ
（ＩＣache :Instruction Cache)、インストラクショ
ン・トランスレイション・ルック−エイサイド・バッフ
ァ（ＩＴＬＢ:InstructionLook-aside Buffer) 、イ
ンストラクション・タグ（ＩＴag:Instruction Tag)
、データ・キャッシュ（ＤＣache :Data Cache) 、
データ・トランスレイション・ルック−エイサイド・バ
ッファ（ＤＴＬＢ:Data Look-aside Buffer)、データ
・タグ（ＤＴag:Data Tag)、メモリ・マネイジメント
・ユニット（ＭＭＵ:Memory Management Unit)、インス
トラクション・ユニット（ＩＵ:Instruction Unit)、イ
クセクション・ユニット（ＥＸＵ：Execution Unit) 、
フロテーング・ポイント・ユニット（ＦＰＵ：Floatrin
g Point Unit) 及びテスト回路（ＢＩＳＴＣＯＮＴＲ
ＯＬＬＥＲ）等から構成される。

【００６１】上記各回路ブロックには、それぞれの機能
に対応して設けられた複数のＲＡＭマクロを含んでお
り、そのメモリアクセスタイムがかかる各回路ブロック
での動作速度に大きな影響を及ぼす。この実施例では、
上記のように２種類のスタンバイモード１と２とを備え
ており、それぞれの役割や、動作モードに対応した最適
化が可能となり、かつ、上記の動作を維持したまままで
記憶容量も複数のＲＡＭマクロを組み合わせることで柔
軟に対応できるので、ＲＡＭマクロの最適化や設計工数
の低減を図ることができる。

【００６２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、Ｒ
ＡＭマクロは、クロック信号により同期して動作するも
のの他、信号ｂｓとａｓのような２つの信号の組み合わ
せによって２通りのスタンバイモード、つまりは動作が
停止させられる回路ブロックがその動作シーケンスに適
合させて決められるようにするものであればよい。以上
の説明では主として本発明者によってなされた発明をそ
の背景となった利用分野である複数のＲＡＭマクロを内
蔵したマイクロプロセッサのようなＬＳＩに適用した場
合について説明したが、本発明はそれに限定されるもの
でなく、ＲＡＭそのものが１つの半導体集積回路装置で
あってもよいし、ＲＡＭの他入力信号に応答して一定の
出力信号を形成するものであれば何であってもよい。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。ＲＡＭマクロにおいてメモリセル選択
開始タイミングに対する書き込みデータの入力タイミン
グが第１時間にされる第１動作モードと、メモリセル選
択開始タイミングに対する書き込みデータの入力タイミ
ングが上記第１時間よりも遅い第２時間にされる第２動
作モードとを設けることにより、セットアップ時間を２
通りに設定でき、システム又は動作モードでの最適化が
可能になる。

【００６４】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。半導体集積回路装置において、入力信号を取り込む
入力回路と、上記入力回路の出力信号をデコードするデ
コーダ回路とを含み、第１信号に基づいて上記入力回路
を活性化し、第２信号に基づいて上記デコーダ回路を活
性化する回路を設けることにより、スタンバイモードを
２通りに設定でき、システム又は動作モードでの最適化
及びＲＡＭマクロにあっては記憶容量の拡張を簡単にで
きる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置に搭載され
るＲＡＭマクロの一実施例を示すブロック図である。

【図２】図１のＲＡＭマクロの一実施例を示す具体的回
路図である。

【図３】図１のＲＡＭマクロにおけるメモリアレイ部の
一実施例を示す具体的回路図である。

【図４】図１のＲＡＭマクロにおける入力部の一実施例
を示す具体的回路図である。

【図５】図４の入力回路の動作の一例を説明するための
タイミング図である。

【図６】この発明に用いられる入力回路の他の一実施例
を示す回路図である。

【図７】この発明に用いられる入力回路の更に他の一実
施例を示す回路図である。

【図８】図１のＲＡＭマクロの動作の一例を説明するた
めのタイミング図である。

【図９】この発明に係るＲＡＭマクロのセットアップを
説明するための構成図である。

【図１０】この発明に係る半導体集積回路装置に搭載さ
れるＲＡＭマクロの他の一実施例を示すブロック図であ
る。

【図１１】この発明に係る半導体集積回路装置に搭載さ
れるＲＡＭマクロを用いたメモリ回路の一実施例を示す
ブロック図である。

【図１２】この発明に係るＲＡＭマクロの拡張方法を説
明するための構成図である。

【図１３】この発明に係る半導体集積回路装置の一実施
例を示す全体構成図である。

【符号の説明】

ＭＣ…メモリセル、ＷＡ…ライトアンプ、ＳＡ…センス
アンプ、ＦＦ…フリップフロップ、ＳＷＤ…サブワード
ドライバ、Ｇ０１〜Ｇ６１…ゲート回路、Ｑ１〜Ｑ６１
…ＭＯＳＦＥＴ、Ｎ１〜Ｎ６１…インバータ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木武史東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者日下田恵一東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者金谷一男東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5B015 HH01 HH03 HH04 JJ03 JJ21 KB42 KB43 KB44 KB46 KB50 KB82 PP01 5F038 DF05 DF08 DF14 DF16 EZ20

Claims

【特許請求の範囲】

【請求項１】第１動作モードでは、入力信号の取り込
みタイミングが第１時間にされ、第２動作モードでは、入力信号の取り込みタイミングが
上記第１時間よりも遅い第２時間にされてなるＲＡＭマ
クロを備えてなることを特徴とする半導体集積回路装
置。
【請求項２】請求項１において、上記ＲＡＭマクロは、入力信号を取り込む入力回路と、上記入力回路の出力信号をデコードするデコーダ回路と
を含み、第１信号に基づいて上記入力回路を活性化し、第２信号
に基づいて上記デコーダ回路を活性化してなることを特
徴とする半導体集積回路装置。
【請求項３】請求項２において、クロック入力端子とゲート回路とを更に備え、上記第１信号は、上記クロック入力端子により入力され
たクロック信号に同期して取り込まれて上記ゲート回路
を制御する信号であり、上記ゲート回路は、上記クロック入力端子から入力され
た信号を、上記入力回路を活性化する信号として用いら
れることを特徴とする半導体集積回路装置。
【請求項４】請求項３において、上記入力回路は、上記第２信号を取り込む回路を含むも
のであることを特徴とする半導体集積回路装置。
【請求項５】入力信号を取り込む入力回路と、上記入力回路の出力信号をデコードするデコーダ回路と
を含み、第１信号に基づいて上記入力回路を活性化し、第２信号
に基づいて上記デコーダ回路を活性化してなる回路を備
えてなることを特徴とする半導体集積回路装置。
【請求項６】請求項４において、クロック入力端子とゲート回路とを更に備え、上記第１信号は、上記クロック入力端子により入力され
たクロック信号に同期して取り込まれて上記ゲート回路
を制御する信号であり、上記ゲート回路は、上記クロック入力端子から入力され
た信号を、上記入力回路を活性化する信号として用いら
れることを特徴とする半導体集積回路装置。
【請求項７】請求項６において、上記デコーダ回路は、メモリセルの選択信号を形成する
ものであり、上記第２信号は、メモリセルからの読み出し信号を出力
する出力回路の活性化信号としても用いられるものであ
ることを特徴とする半導体集積回路装置。
【請求項８】請求項７において、上記デコーダ回路は、第１と第２のプリデコーダと、上
記第１と第２のプリデコーダ回路の出力信号を受けてワ
ード線の選択信号を形成するメインデコーダ回路を含
み、上記第１のプリデコーダは、上記第１信号に基づいて活
性化され、上記第２プリデコーダ及びメインデコーダ回路は、上記
第２信号に基づいて活性化されるものであることを特徴
とする半導体集積回路装置。
【請求項９】請求項７において、上記入力回路又はデコーダ回路は、上記クロック信号が
アクティブレベルにされてから一定期間のみ有効な出力
信号を送出してメモリセルに書き込み又は読み出し動作
を行うのに必要な一定期間のみ選択状態にするものであ
ることを特徴とする半導体集積回路装置。
【請求項１０】請求項７において、上記回路は、ＲＡＭマクロを構成するものであり、複数の回路ブロックのうちの１つを構成するものである
ことを特徴とする半導体集積回路装置。
【請求項１１】請求項８において、上記ＲＡＭマクロは、複数個を有し、それぞれの出力回
路の出力が共通の出力ノードに接続されることを特徴と
する半導体集積回路装置。