JPH11162161A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH11162161A
JPH11162161A JP9328827A JP32882797A JPH11162161A JP H11162161 A JPH11162161 A JP H11162161A JP 9328827 A JP9328827 A JP 9328827A JP 32882797 A JP32882797 A JP 32882797A JP H11162161 A JPH11162161 A JP H11162161A
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precharge
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Abstract

(57)【要約】 【課題】 バンク数が増加してもタイミング制御回路の
回路面積を大幅に増加させない。 【解決手段】 タイミング制御回路３５から出力され各
バンク１〜４を活性化状態またはプリチャージ状態とす
るための各種信号１０、１２〜１６の状態をバンク選択
信号１１1〜１１4でラッチするためのラッチ回路６1〜
６4を各バンク１〜４毎に設け、複数のバンク１〜４で
１つのタイミング制御回路３５を共有する。したがっ
て、バンク数が増加してもタイミング制御回路は１つの
ままですみ、タイミング制御回路の回路面積は大幅に増
加しない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に記憶領域が複数のバンクによって構成される
半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体記憶装置は、複数の
ビット線対と複数のワード線の交点にそれぞれメモリセ
ルが設けられていて、行アドレスによりワード線を選択
し、列アドレスによりビット線対を選択することにより
目的のメモリセルの記憶情報を読み出すことができるよ
うになっている。
【０００３】そして、従来のＤＲＡＭ等の半導体記憶装
置では、記憶容量の増加やビット線対の長さの制限等の
原因により記憶領域を複数のブロックに分割する方法が
用いられている。
【０００４】そして、このような複数ブロック構成の半
導体記憶装置のメモリセルに記憶された記憶情報を読み
出すには、先ず行アドレスを指定し、続いて列アドレス
を指定するとともにブロックアドレスを指定する必要が
ある。そして、アドレスが指定された後に、外部からコ
マンドが与えられることによりデータの書き込みや読み
出しなど各種の動作を行うようになっている。
【０００５】図１４はこのような複数ブロックにより構
成された半導体記憶装置のブロック図である。
【０００６】この従来の半導体記憶装置は、記憶領域が
ブロック１２１とブロック１２２とから構成される２ブ
ロック構成となっている。
【０００７】この半導体記憶装置は、ブロック１２１、
１２２と、アドレスバッファ９１と、タイミング制御回
路９３とを有している。
【０００８】タイミング制御回路９３は、行アドレス活
性化信号３０がアクティブとなると、先ずアドレスイネ
ーブル信号１００をアクティブとし、予め定められたタ
イミングおよび順序でワード線ドライブ信号９７、プリ
チャージ信号９８、センスアンプイネーブル信号９９を
ハイレベル（以下Ｈと称する。）からロウレベル（以下
Ｌと称する。）、ＬからＨとする制御を行う。
【０００９】ここで、行アドレス活性化信号３０は外部
コマンドの指示によりアクティブとなる信号である。
【００１０】アドレスバッファ９１は、アドレスイネー
ブル信号１００がアクティブとなるとアドレス信号３２
のうちに含まれる行アドレスを行アドレス信号３３とし
てラッチして出力し、アドレス信号３２のブロックアド
レスによって指定されたブロックを活性化するためにブ
ロック選択信号９０1またはブロック選択信号９０2をＨ
とする。
【００１１】ブロック１２１は、ビット線対４１1〜４
１nと、ワード線４０1〜４０mと、ＳＡＰ、ＳＡＮと、
ビット線対４１1〜４１nとワード線４０1〜４０mの交点
にそれぞれ設けられた複数のメモリセル１７と、ビット
線対４１1〜４１nにそれぞれ設けられたプリチャージ回
路１８1〜１８nと、ＳＡＰ、ＳＡＮ間に設けられたプリ
チャージ回路１９と、ビット線対４１1〜４１nにそれぞ
れ設けられたセンスアンプ２９1〜２９nと、行デコーダ
１１５1と、アンド回路１０１と、オア回路１０２と、
インバータ１０３と、アンド回路１０４と、インバータ
４２と、ｐチャネルＭＯＳトランジスタ３８と、ｎチャ
ネルＭＯＳトランジスタ３９とから構成されている。
【００１２】アンド回路１０１は、ワード線ドライブ信
号９７とブロック選択信号９０1との論理積を演算し、
その演算結果をワード線ドライブ信号７1として出力す
る。
【００１３】行デコーダ１１５1は、ワード線ドライブ
信号７1がＨとなると、ワード線４０ 1〜４０mのうちの
行アドレス信号３３によって指定されるワード線を活性
化させる。
【００１４】また、行デコーダ１１５1は、図１５に示
すように、アドレスデコーダ１４０1〜１４０mから構成
されている。
【００１５】アドレスデコーダ１４０1〜１４０mは、ワ
ード線４０1〜４０mに対してそれぞれ設けられ、それぞ
れ対応したワード線のアドレスが設定されている。そし
て、アドレスデコーダ１４０1〜１４０mは、ワード線ド
ライブ信号７1がＨとなると動作し、行アドレス信号３
３の示すアドレスが設定されたアドレスの場合にその対
応するワード線を活性化させる。
【００１６】インバータ１０３は、ブロック選択信号９
０1を論理反転して出力する。
【００１７】オア回路１０２は、インバータ１０３から
の出力信号とプリチャージ信号９８の論理和を演算しそ
の演算結果を出力する。
【００１８】プリチャージ回路１８1〜１８nは、オア回
路１０２の出力信号がＨとなるとビット線対４１1〜４
１nをプリチャージし、ビット線対４１1〜４１nを一定
のレベルの電位に固定し、同レベルとする。プリチャー
ジ回路１９も同様に、オア回路１０２の出力信号がＨと
なるとＳＡＰ、ＳＡＮをプリチャージし、ＳＡＰ、ＳＡ
Ｎを一定のレベルの電位に固定し、同レベルとする。
【００１９】アンド回路１０４は、センスアンプイネー
ブル信号９９とブロック選択信号９０1との論理積を演
算し、その演算結果をセンスアンプイネーブル９1とし
て出力する。
【００２０】インバータ４２は、センスアンプイネーブ
ル信号９1を論理反転して出力する。
【００２１】ｐチャネルＭＯＳトランジスタ３８は、イ
ンバータ４２からの出力信号がゲートに入力され、イン
バータ４２からの出力信号がＬになるとオンし、ＳＡＰ
にＶＤＤ電位を印加する。
【００２２】ｎチャネルＭＯＳトランジスタ３９は、セ
ンスアンプイネーブル信号９1がゲートに入力され、セ
ンスアンプイネーブル信号９1がＨとなるとオンし、Ｓ
ＡＮをグランド電位とする。
【００２３】そして、ｐチャネルＭＯＳトランジスタ３
８およびｎチャネルＭＯＳトランジスタ３９が共にオン
することによりセンスアンプ２９1〜２９nは動作状態と
なりビット線対４１1〜４１nに出力された電圧を増幅し
て、図示しない列選択回路や入出力回路を通して外部に
出力する。
【００２４】ブロック１２２は、ブロック選択信号９０
1のかわりにブロック選択信号９０2が入力されている以
外は、ブロック１２１と同様な構成のため説明は省略す
る。
【００２５】次に、この従来の半導体記憶装置の動作に
ついて図１４、１５および図１６のタイミングチャート
を用いて説明する。
【００２６】以下の説明は、読み出し動作について説明
するが、書き込み動作についても同様に行われる。
【００２７】ここでは、ブロック１２１のビット線対４
１1とワード線４０1の交点に設けられたメモリセル１７
のデータを読み出す場合の動作について説明する。
【００２８】先ず、ｔ41で外部コマンドとアドレス信号
３２が入力されると、外部コマンドにより行アドレス活
性化信号３０がアクティブとなり、タイミング制御回路
９３はアドレスイネーブル信号１００をアクティブとす
る。そのため、アドレスバッファ９１は、アドレス信号
３２の行アドレスをラッチして行アドレス信号３３とし
て出力するようになる。図１６におけるアドレス信号３
２の白い部分は行アドレス信号３３として読み込まれた
行アドレスの場所を示している。また、アドレスバッフ
ァ９１は、ブロックアドレスがブロック１２１を示して
いるためブロック選択信号９０1をＨとする。
【００２９】次に、ｔ42でタイミング制御回路９３は、
プリチャージ信号９８をＬとすることによりプリチャー
ジ信号８1をＬとし、プリチャージ回路１８1〜１８
nと、プリチャージ回路１９を非活性化状態とする。そ
して、次に、タイミング制御回路９３は、ワード線ドラ
イブ信号９７をＨとし、ワード線ドライブ信号７1をＨ
とすることによりワード線４０1を活性化させる。そし
て、最後に、ｔ43でセンスアンプイネーブル信号９９を
Ｈとしてセンスアンプイネーブル信号９1をＨとするこ
とによりｐチャネルＭＯＳトランジスタ３８、ｎチャネ
ルＭＯＳトランジスタ３９をオンさせ、センスアンプ２
９1〜２９nを活性化状態とする。
【００３０】このことにより、ビット線対４１1とワー
ド線４０1の交点に設けられたメモリセル１７に記憶さ
れたデータは、ビット線対４１1を介してセンスアンプ
２９1に出力され、増幅された後に出力される。
【００３１】そして、このデータの読み出しが終了した
後には、ブロック１２１を非活性化状態とする動作が行
われる。具体的には、先ずｔ44でタイミング制御回路９
３がワード線ドライブ信号９７をＬとしてワード線ドラ
イブ信号７1をＬとしてワード線４０1を非活性化状態と
する。そして次に、ｔ45でセンスアンプイネーブル信号
９９をＬとすることによりセンスアンプイネーブル信号
９1をＬとし、センスアンプ２９1〜２９nを非活性化状
態とする。そして、最後に、ｔ46でプリチャージ信号９
８をＨとすることによりプリチャージ信号８1をＨと
し、プリチャージ回路１８1〜１８n、１９を活性化状態
とする。即ち、ビット線対４１1やＳＡＰ、ＳＡＮをあ
る電位に充電し、かつ線間電位を同レベルにする。
【００３２】しかし、このように半導体記憶装置を複数
のブロックにより構成し、１つのタイミング制御回路９
３でコントロールするようにすると、あるブロックの処
理を行っている間は他のブロックに対する処理を行うこ
とができないため、記憶容量が増加しブロックの数が増
加してくると記憶内容の読み出しに長時間を要するとい
う問題点があった。
【００３３】この問題点を解決するために半導体記憶装
置を複数のブロックにより構成するのではなく、互いに
独立に動作することができるバンクにより構成する方法
が用いられている。
【００３４】この複数のバンクにより構成された従来の
半導体記憶装置を図１７を用いて説明する。図１４中と
同番号は同じ構成要素を示すこの半導体記憶装置は、記
憶領域がバンク１７１〜１７４の４つに分割された４バ
ンク構成となっている。
【００３５】この従来の半導体記憶装置は、バンク１７
１〜１７４と、バンク１７１〜１７４にそれぞれ設けら
れたタイミング制御回路１１０1〜１１０4と、タイミン
グ制御回路１１０1〜１１０4にそれぞれ設けられたラッ
チ回路１１１1〜１１１4と、行アドレスバッファ４２
と、バンクデコーダ１４３とから構成されている。
【００３６】行アドレスバッファ４２は、アドレス信号
３２の行アドレスを行アドレス信号３３として出力す
る。
【００３７】バンクデコーダ１４３は、アドレス信号３
２のバンクアドレスが示すバンクを活性化するためのバ
ンク選択信号１１1〜１１4を一定時間アクティブとす
る。
【００３８】ラッチ回路１１１1〜１１１4は、対応する
バンク選択信号１１1〜１１4がアクティブの場合のみ行
アドレス活性化信号３０と行アドレス非活性化信号３１
を読み込み、行アドレス活性化信号３がアクティブとな
ると行アドレス活性化信号１１２1をアクティブとし、
行アドレス非活性化信号３１がアクティブとなると行ア
ドレス活性化信号１１２1をインアクティブとする。
【００３９】タイミング制御回路１１０1〜１１０4は、
図１４のタイミング制御回路９３とアドレスイネーブル
信号１００を出力する以外は同様な動作を行い、ワード
線ドライブ信号９７の代わりにワード線ドライブ信号７
1〜７4を出力し、プリチャージ信号９８の代わりにプリ
チャージ信号８1〜８4を出力し、センスアンプイネーブ
ル信号９９の代わりにセンスアンプイネーブル信号９1
〜９4を出力し、行アドレス活性化信号３０の代わりに
行アドレス活性化信号１１２1が入力されている。
【００４０】バンク１７１は、ビット線対４１1〜４１n
と、ワード線４０1〜４０mと、ＳＡＰ、ＳＡＮと、ビッ
ト線対４１1〜４１nとワード線４０1〜４０mの交点にそ
れぞれ設けられた複数のメモリセル１７と、ビット線対
４１1〜４１nにそれぞれ設けられたプリチャージ回路１
８1〜１８nと、ＳＡＰ、ＳＡＮの間に設けられたプリチ
ャージ回路１９と、ビット線対４１1〜４１nにそれぞれ
設けられたセンスアンプ２９1〜２９nと、行デコーダ１
３５1と、インバータ４２と、ｐチャネルＭＯＳトラン
ジスタ３８と、ｎチャネルＭＯＳトランジスタ３９とか
ら構成されている。
【００４１】行デコーダ１３５1は、ワード線ドライブ
信号７1がＨとなると、バンク選択信号１１1によって行
アドレス信号３３をラッチし、ワード線４０1〜４０mの
うちの行アドレス信号３３によって指定されるワード線
を活性化させる。
【００４２】また、行デコーダ１３５1は、図１８に示
すように、アドレスデコーダ１４０1〜１４０mと、ラッ
チ回路１４１1とから構成されている。
【００４３】ラッチ回路１４１1は、バンク選択信号１
１1によって行アドレス信号３３をラッチして出力す
る。そして、アドレスデコーダ１４０1〜１４０mは、ラ
ッチ回路１４１1によってラッチされて出力された行ア
ドレス信号３３を入力している。
【００４４】次に、この従来の半導体記憶装置の動作に
ついて説明する。
【００４５】ここでは、バンク１７１のビット線対４１
1とワード線４０1の交点に設けられたメモリセル１７の
データを読み出す場合の動作について説明する。
【００４６】先ず外部から行アドレス活性化信号３０が
アクティブとなり、ワード線４０1のアドレスを示す行
アドレスとバンク１７１を示したバンクアドレスが含ま
れたアドレス信号３２が入力される。そのため、行アド
レスバッファ４２は、アドレス信号３２の行アドレスを
アドレス信号３３として出力し、バンクデコーダ１４３
はバンク選択信号１１1をアクティブとする。
【００４７】そして、ラッチ回路１１１1は、バンク選
択信号１１1がアクティブとなり行アドレス活性化信号
３０がアクティブとなったため行アドレス活性化信号１
１２1をアクティブとする。
【００４８】そして、行アドレス活性化信号１１２1が
アクティブとなったことにより、タイミング制御回路１
１０1はワード線ドライブ信号７1、プリチャージ信号８
1、センスアンプイネーブル信号９1を制御してメモリセ
ル１７の読み出しおよび読み出し後の非活性化を行う。
【００４９】この際に、行デコーダ１３５1は、バンク
選択信号１１1がアクティブとなったことにより行アド
レス信号３３をラッチして、そのラッチした行アドレス
信号３３が示すワード線４０1を活性化状態としてい
る。
【００５０】ここで、バンク１７１においてメモリセル
１７に記憶されたデータの読み出しが行われている間
に、バンク１７２の非活性化を指示する動作について説
明する。
【００５１】先ず、外部から入力されるアドレス信号３
２に含まれるバンクアドレスが切り替わりバンク１７２
を指定するようになり、バンクデコーダ１４３はバンク
選択信号１１1をインアクティブとしバンク選択信号１
１2をアクティブとする。そして、ラッチ回路１１１1で
はバンク選択信号１１1がインアクティブとなったこと
により行アドレス活性化信号３０、行アドレス非活性化
信号３１の変化に左右されずに行アドレス活性化信号１
１２1をアクティブのままとする。また、行デコーダ１
３５1も同様に、バンク選択信号１１1がインアクティブ
となったことにより行アドレス信号３３の変化に関係な
くワード線４０1を活性化状態とし続ける。このように
してバンク１７１では、行アドレス信号４２の変化に影
響されずにデータの読み出しを行うことができる。
【００５２】そして、バンク１７２では、バンク選択信
号１１2がアクティブとなり行アドレス非活性化信号３
１がアクティブとなったことによりバンク１７２の非活
性化がおこなわれる。
【００５３】上記では、バンク１７１のデータの読み出
しとバンク１７２の非活性化を同時に行う場合について
の動作について説明したが、この従来の半導体記憶装置
では、同様にしてあるバンクのデータの読み出しまたは
非活性化と他のバンクのデータの読み出しと非活性化を
同時に行うことができる。
【００５４】しかし、この従来の半導体記憶装置では、
バンク数と同数のタイミング制御回路が必要なため、バ
ンク数が増えればその数だけタイミング制御回路が必要
となる。
【００５５】ここで、タイミング制御回路の一般的な回
路図の例を図１９に示す。
【００５６】図１９に示されたタイミング制御回路１９
２は、遅延回路１９１1〜１９１3とドライバ１９０1〜
１９０3とから構成されている。このタイミング制御回
路１９２は、入力信号１９４を入力して制御信号１９３
1〜１９３3を異なるタイミングで出力するためのもので
ある。
【００５７】遅延回路１９１1〜１９１3は、それぞれ直
列に接続された複数のインバータにより構成されてい
る。そして、遅延回路１９１1〜１９１3も同様に直列に
接続されている。また、遅延回路１９１1の出力はドラ
イバ１９０1を介して制御信号１９３1として出力され、
遅延回路１９１2の出力はドライバ１９０2を介して制御
信号１９３2として出力され、遅延回路１９１3の出力は
ドライバ１９０3を介して制御信号１９３3として出力さ
れている。
【００５８】ここで、制御信号１９３1〜１９３3は、ワ
ード線ドライブ信号７1やプリチャージ信号８1、センス
アンプイネーブル信号９1などに相当する。
【００５９】このようなタイミング制御回路１９２で
は、ドライバ１９０1〜１９０3は遅延回路１９１1〜１
９１3によって遅延した信号を制御信号１９３1〜１９３
3として各回路に供給するため、サイズの大きいインバ
ータを使う必要がある。そのため一般的にタイミング制
御回路の占める面積は他の回路に比べて比較的大きくな
り、近年の半導体記憶装置の記憶容量の増加に伴いバン
ク数が４、８、１６、・・と増加すると、タイミング制
御回路の回路面積は大幅に増加することになる。
【００６０】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、バンク数と同数のタイミング制御回路が
必要なため、バンク数が増加するとタイミング制御回路
の回路面積が大幅に増加するという問題点があった。
【００６１】本発明の目的は、バンク数が増加してもタ
イミング制御回路の回路面積が大幅に増加しない半導体
記憶装置を提供することである。
【００６２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の半導体記憶装置は、複数のバンク
と、前記複数のバンクに対して共通に設けられ、前記各
バンクを活性化状態とするための信号とプリチャージ状
態とするための信号をそれぞれ予め与えられた順序およ
びタイミングで出力するタイミング制御回路と、前記各
バンク毎に設けられ、前記タイミング制御回路から出力
された信号の状態をラッチするラッチ回路とを有する。
【００６３】本発明は、タイミング制御回路から出力さ
れた信号の状態をラッチするためのラッチ回路を各バン
ク毎に設け、複数のバンクで１つのタイミング制御回路
を共有するようにしたものである。
【００６４】したがって、バンク数が増加してもタイミ
ング制御回路の回路面積の大幅な増加を抑制することが
できる。
【００６５】また、請求項２記載の半導体記憶装置は、
前記各ラッチ回路からそれぞれ出力される信号が、ワー
ド線の活性化を制御するワード線ドライブ信号と、プリ
チャージ動作を制御するプリチャージ信号と、センスア
ンプ動作を制御するためのセンスアンプイネーブル信号
であり、前記各バンクを活性化状態とするための信号
が、前記ワード線ドライブ信号をアクティブ状態に設定
するためのワード線ドライブ信号セット信号と、前記プ
リチャージ信号をインアクティブ状態とするためのプリ
チャージ信号リセット信号と、前記センスアンプイネー
ブル信号をアクティブ状態に設定するためのセンスアン
プイネーブル信号セット信号であり、前記各バンクをプ
リチャージ状態とするための信号が、前記ワード線ドラ
イブ信号をインアクティブ状態に設定するためのワード
線ドライブ信号リセット信号と、前記プリチャージ信号
をアクティブ状態とするためのプリチャージ信号セット
信号と、前記センスアンプイネーブル信号をインアクテ
ィブ状態に設定するためのセンスアンプイネーブル信号
リセット信号である。
【００６６】また、請求項３記載の発明は、複数のビッ
ト線対と複数のワード線の交点にそれぞれ設けられた複
数のメモリセルと、前記各ビット線対毎にそれぞれ設け
られプリチャージ信号がアクティブとなると前記各ビッ
ト線対をプリチャージする複数のプリチャージ回路と、
前記各ビット線対毎にそれぞれ設けられセンスアンプイ
ネーブル信号がアクティブとなると前記各ビット線対間
に出力された電圧を増幅する複数のセンスアンプと、バ
ンクが活性化される時に行アドレスが示すワード線選択
非選択とをラッチする行ラッチ回路を内臓し、ワード線
ドライブ信号がアクティブとなると前記行ラッチ回路が
示す前記ワード線を活性化状態とする行デコーダとを有
する複数のバンクと、行アドレス活性化信号がアクティ
ブとなるとワード線ドライブ信号セット信号、プリチャ
ージ信号リセット信号およびセンスアンプイネーブル信
号セット信号を予め定められた順序およびタイミングで
制御するアクティブタイミングチェーンと、行アドレス
非活性化信号がアクティブとなるとワード線ドライブ信
号リセット信号、プリチャージ信号セット信号およびセ
ンスアンプイネーブル信号リセット信号を予め定められ
た順序およびタイミングで制御するプリチャージタイミ
ングチェーンとから構成されているタイミング制御回路
と、アドレス信号に含まれるバンクアドレスによって示
されるバンクを選択するためのバンク選択信号をアクテ
ィブとするバンクデコーダと、前記アドレス信号に含ま
れる行アドレスを前記行アドレス信号として出力する行
アドレスバッファと、前記各バンク毎に設けられ、前記
各バンク選択信号がそれぞれ入力され、対応した前記バ
ンク選択信号がアクティブな場合に、前記ワード線ドラ
イブ信号セット信号がアクティブとなると前記ワード線
ドライブ信号をアクティブとし、前記ワード線ドライブ
信号リセット信号がアクティブとなると前記ワード線ド
ライブ信号をインアクティブとし、前記プリチャージ信
号セット信号がアクティブとなると前記プリチャージ信
号をアクティブとし、前記プリチャージ信号リセット信
号がアクティブとなると前記プリチャージ信号をインア
クティブとし、前記センスアンプイネーブル信号セット
信号がアクティブとなると前記センスアンプイネーブル
信号をアクティブとし、前記センスアンプイネーブル信
号リセット信号がアクティブとなると前記センスアンプ
イネーブル信号をインアクティブとする複数のラッチ回
路とを有する。
【００６７】本発明は、タイミング制御回路から出力さ
れた信号の状態をバンク選択信号によりラッチするため
のラッチ回路を各バンク毎に設け、複数のバンクで１つ
のタイミング制御回路を共有するようにしたものであ
る。
【００６８】したがって、バンク数が増加してもタイミ
ング制御回路の回路面積の大幅な増加を抑制することが
できる。
【００６９】また、請求項４記載の半導体記憶装置は、
前記各ラッチ回路が、前記ワード線ドライブ信号セット
信号と前記バンク選択信号とが共にアクティブの場合に
出力信号をアクティブとする第１の論理回路と、前記ワ
ード線ドライブ信号リセット信号と前記バンク選択信号
とが共にアクティブの場合に出力信号をアクティブとす
る第２の論理回路と、前記プリチャージ信号セット信号
と前記バンク選択信号とが共にアクティブの場合に出力
信号をアクティブとする第３の論理回路と、前記プリチ
ャージ信号リセット信号と前記バンク選択信号とが共に
アクティブの場合に出力信号をアクティブとする第４の
論理回路と、前記センスアンプイネーブル信号セット信
号と前記バンク選択信号とが共にアクティブの場合に出
力信号をアクティブとする第５の論理回路と、前記セン
スアンプイネーブル信号リセット信号と前記バンク選択
信号とが共にアクティブの場合に出力信号をアクティブ
とする第６の論理回路と、前記第１の論理回路の出力信
号によりセットされ、前記第２の論理回路の出力信号に
よりリセットされ、出力信号を前記ワード線ドライブ信
号として出力する第１のフリップフロップ回路と、前記
第３の論理回路の出力信号によりセットされ、前記第４
の論理回路の出力信号によりリセットされ、出力信号を
前記プリチャージ信号として出力する第２のフリップフ
ロップ回路と、前記第５の論理回路の出力信号によりセ
ットされ、前記第６の論理回路の出力信号によりリセッ
トされ、出力信号を前記センスアンプイネーブル信号と
して出力する第３のフリップフロップ回路とから構成さ
れる。
【００７０】また、請求項５記載の半導体記憶装置は、
前記アドレス信号に含まれるプリチャージバンクアドレ
スによって示されるバンクを選択するためのプリチャー
ジバンク選択信号をアクティブとするプリチャージバン
クデコーダをさらに有し、前記ラッチ回路は前記プリチ
ャージバンク選択信号がアクティブの場合にのみプリチ
ャージ動作を行うための信号であるワード線ドライブ信
号リセット信号、プリチャージ信号セット信号およびセ
ンスアンプイネーブル信号リセット信号を有効とする。
【００７１】本発明は、プリチャージバンクデコーダを
さらに設け、プリチャージを行うバンクをバンクアドレ
スとは別のプリチャージバンクアドレスにより指定する
ことができるようにしたものである。
【００７２】したがって、あるバンクのセットシーケン
スを行っている最中に、他のバンクのリセットシーケン
スを行うことができる。
【００７３】また、請求項６記載の半導体記憶装置は、
前記各ラッチ回路が、前記ワード線ドライブ信号セット
信号と前記バンク選択信号とが共にアクティブの場合に
出力信号をアクティブとする第１の論理回路と、前記ワ
ード線ドライブ信号リセット信号と前記プリチャージバ
ンク選択信号とが共にアクティブの場合に出力信号をア
クティブとする第２の論理回路と、前記プリチャージ信
号セット信号と前記プリチャージバンク選択信号とが共
にアクティブの場合に出力信号をアクティブとする第３
の論理回路と、前記プリチャージ信号リセット信号と前
記バンク選択信号とが共にアクティブの場合に出力信号
をアクティブとする第４の論理回路と、前記センスアン
プイネーブル信号セット信号と前記バンク選択信号とが
共にアクティブの場合に出力信号をアクティブとする第
５の論理回路と、前記センスアンプイネーブル信号リセ
ット信号と前記プリチャージバンク選択信号とが共にア
クティブの場合に出力信号をアクティブとする第６の論
理回路と、前記第１の論理回路の出力信号によりセット
され、前記第２の論理回路の出力信号によりリセットさ
れ、出力信号を前記ワード線ドライブ信号として出力す
る第１のフリップフロップ回路と、前記第３の論理回路
の出力信号によりセットされ、前記第４の論理回路の出
力信号によりリセットされ、出力信号を前記プリチャー
ジ信号として出力する第２のフリップフロップ回路と、
前記第５の論理回路の出力信号によりセットされ、前記
第６の論理回路の出力信号によりリセットされ、出力信
号を前記センスアンプイネーブル信号として出力する第
３のフリップフロップ回路とから構成される。
【００７４】また、請求項７記載の半導体記憶装置は、
複数のビット線対と複数のワード線の交点にそれぞれ設
けられた複数のメモリセルと、前記各ビット線対毎にそ
れぞれ設けられプリチャージ信号がアクティブとなると
前記各ビット線対をプリチャージする複数のプリチャー
ジ回路と、前記各ビット線対毎にそれぞれ設けられセン
スアンプイネーブル信号がアクティブとなると前記各ビ
ット線対間に出力された電圧を増幅する複数のセンスア
ンプと、ワード線ドライブ信号がアクティブとなると動
作し、行アドレス信号をバンク選択信号がアクティブの
場合のみラッチして前記行アドレス信号が示す前記ワー
ド線を活性化状態とする行デコーダとを有する複数のバ
ンクと、行アドレス活性化信号がアクティブとなるとワ
ード線ドライブ信号セット信号および前記センスアンプ
イネーブル信号がアクティブとなるタイミングを制御す
るための信号であるセンスイネーブル信号を予め定めら
れた順序およびタイミングで制御するアクティブタイミ
ングチェーンと、行アドレス非活性化信号がアクティブ
となるとプリチャージ信号セット信号およびセンスアン
プイネーブル信号リセット信号を予め定められた順序お
よびタイミングで制御するプリチャージタイミングチェ
ーンとから構成されているタイミング制御回路と、アド
レス信号に含まれるバンクアドレスによって示されるバ
ンクを選択するためのバンク選択信号をアクティブとす
るバンクデコーダと、前記アドレス信号に含まれるプリ
チャージバンクアドレスによって示されるバンクを選択
するためのプリチャージバンク選択信号をアクティブと
するプリチャージバンクデコーダと、前記アドレス信号
に含まれる行アドレスを前記行アドレス信号として出力
する行アドレスバッファと、前記各バンク毎に設けら
れ、前記各バンク選択信号がそれぞれ入力され、対応し
た前記バンク選択信号および前記ワード線ドライブ信号
セット信号がアクティブとなると前記ワード線ドライブ
信号をアクティブとし、前記プリチャージバンク選択信
号がアクティブとなると前記ワード線ドライブ信号をイ
ンアクティブとし、前記プリチャージバンク選択信号お
よび前記プリチャージ信号セット信号がアクティブとな
ると前記プリチャージ信号をアクティブとし、前記バン
ク選択信号がアクティブとなると前記プリチャージ信号
をインアクティブとし、前記バンク選択信号および前記
センスイネーブル信号がアクティブとなると前記センス
アンプイネーブル信号をアクティブとし、前記プリチャ
ージバンク選択信号および前記センスアンプイネーブル
信号リセット信号がアクティブとなると前記センスアン
プイネーブル信号をインアクティブとする複数のラッチ
回路とを有する。
【００７５】本発明は、プリチャージバンク選択信号を
ワード線ドライブ信号をリセットするための信号として
使用し、バンク選択信号をプリチャージ信号をリセット
するための信号およびセンスアンプイネーブル信号をセ
ットするための信号として使用し、センスイネーブル信
号によりセンスアンプイネーブル信号がアクティブとな
るタイミングを制御するようにしたものである。
【００７６】したがって、タイミング制御回路から各ラ
ッチ回路へ出力される信号の数を減らすことができ、タ
イミング制御回路と各ラッチ回路の間の配線を減らすと
共にタイミング制御回路の回路面積が小さくなるように
したものである。
【００７７】また、請求項８記載の半導体記憶装置は、
前記各ラッチ回路が、前記ワード線ドライブ信号セット
信号と前記バンク選択信号とが共にアクティブの場合に
出力信号をアクティブとする第１の論理回路と、前記プ
リチャージ信号セット信号と前記バンク選択信号とが共
にアクティブの場合に出力信号をアクティブとする第２
の論理回路と、前記センスアンプイネーブル信号リセッ
ト信号と前記バンク選択信号とが共にアクティブの場合
に出力信号をアクティブとする第３の論理回路と、前記
第１の論理回路の出力信号によりセットされ、前記プリ
チャージバンク選択信号によりリセットされ、出力信号
を前記ワード線ドライブ信号として出力する第１のフリ
ップフロップ回路と、前記第２の論理回路の出力信号に
よりセットされ、前記バンク選択信号によりリセットさ
れ、出力信号を前記プリチャージ信号として出力する第
２のフリップフロップ回路と、前記バンク選択信号によ
りセットされ、前記第３の論理回路の出力信号によりリ
セットされる第３のフリップフロップ回路と、前記セン
スイネーブル信号がアクティブとなると前記第３のフリ
ップフロップ回路の出力信号をラッチして前記センスア
ンプイネーブル信号として出力する回路とから構成され
る。
【００７８】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
【００７９】（第１の実施形態）図１は本発明の第１の
実施形態の半導体記憶装置の構成を示したブロック図で
ある。図１７中と同番号は同じ構成要素を示す。
【００８０】本実施形態の半導体記憶装置は、バンク１
〜４と、バンク１〜４にそれぞれ設けられたラッチ回路
６1〜６4と、行アドレスバッファ４２と、バンクデコー
ダ４３と、タイミング制御回路３５とから構成されてい
る。
【００８１】タイミング制御回路３５は、アクティブタ
イミングチェーン３７とプリチャージタイミングチェー
ン３６とから構成されている。
【００８２】アクティブタイミングチェーン３７は、行
アドレス活性化信号３０がアクティブとなるとワード線
ドライブ信号セット信号１０、プリチャージ信号リセッ
ト信号１４、センスアンプイネーブル信号セット信号１
５を予め定められた順序およびタイミングで制御する。
【００８３】プリチャージタイミングチェーン３６は、
行アドレス非活性化信号３１がアクティブとなるとワー
ド線ドライブ信号リセット信号１２、プリチャージ信号
セット信号１３、センスアンプイネーブル信号リセット
信号１６を予め定められた順序およびタイミングで制御
する。
【００８４】また、タイミング制御回路３５は、行アド
レス活性化信号３０または行アドレス非活性化信号３１
のどちらかがアクティブとなるとアドレスイネーブル信
号３４をアクティブとする。
【００８５】バンクデコーダ４３は、アドレスイネーブ
ル信号３４がアクティブの場合に動作し、アドレス信号
３２に含まれるバンクアドレスの示すバンクが活性化す
るようにバンク選択信号１１1〜１１4のどれか１つをア
クティブとする。
【００８６】ラッチ回路６1〜６4は、バンク選択信号１
１1〜１１4がそれぞれ入力され、対応したバンク選択信
号１１1〜１１4がアクティブな場合に、ワード線ドライ
ブ信号セット信号１０がＨとなるとワード線ドライブ信
号７1をＨとし、ワード線ドライブ信号リセット信号１
２がＨとなるとワード線ドライブ信号７1をＬとし、プ
リチャージ信号リセット信号１４がＨとなるとプリチャ
ージ信号８1をＬとし、プリチャージ信号セット信号１
３がＨとなるとプリチャージ信号８1をＨとし、センス
アンプイネーブル信号セット信号１５がＨとなるとセン
スアンプイネーブル信号９1をＨとし、センスアンプイ
ネーブル信号リセット信号１６がＨとなるとセンスアン
プイネーブル信号９1をＬとする。
【００８７】また、ラッチ回路６1は、図２に示すよう
に、フリップフロップ回路２０〜２２と、アンド回路２
３〜２８とから構成されている。
【００８８】アンド回路２３は、ワード線ドライブ信号
セット信号１０とバンク選択信号１１1との論理積演算
を行いその演算結果を出力する。
【００８９】アンド回路２４は、ワード線ドライブ信号
リセット信号１２とバンク選択信号１１1との論理積演
算を行いその演算結果を出力する。
【００９０】アンド回路２５は、プリチャージ信号セッ
ト信号１３とバンク選択信号１１1との論理積演算を行
いその演算結果を出力する。
【００９１】アンド回路２６は、プリチャージ信号リセ
ット信号１４とバンク選択信号１１ 1との論理積演算を
行いその演算結果を出力する。
【００９２】アンド回路２７は、センスアンプイネーブ
ル信号セット信号１５とバンク選択信号１１1との論理
積演算を行いその演算結果を出力する。
【００９３】アンド回路２８は、センスアンプイネーブ
ル信号リセット信号１６とバンク選択信号１１1との論
理積演算を行いその演算結果を出力する。
【００９４】フリップフロップ回路２０は、アンド回路
２３の出力信号によりセットされ、アンド回路２４の出
力信号によりリセットされ、その出力信号をワード線ド
ライブ信号７1として出力する。
【００９５】フリップフロップ回路２１は、アンド回路
２５の出力信号によりセットされ、アンド回路２６の出
力信号によりリセットされ、その出力信号をプリチャー
ジ信号８1として出力する。
【００９６】フリップフロップ回路２２は、アンド回路
２７の出力信号によりセットされ、アンド回路２８の出
力信号によりリセットされ、その出力信号をセンスアン
プイネーブル信号９1として出力する。
【００９７】ここで、フリップフロップ回路２０〜２２
は、入力信号がＬからＨになった場合にセットおよびリ
セットされるような論理で構成されている。
【００９８】またラッチ回路６2〜６4は、ラッチ回路６
1と同様な構成であり、バンク選択信号１１1の代わりに
それぞれバンク選択信号１１2〜１１4が入力され（図示
されていない。）、ワード線ドライブ信号７1の代わり
にワードドライブ信号７2〜７4をそれぞれ出力し、プリ
チャージ信号８1の代わりにプリチャージ信号８2〜８4
をそれぞれ出力し、センスアンプイネーブル信号９1の
代わりにセンスアンプイネーブル信号９2〜９4をそれぞ
れ出力する。
【００９９】バンク１〜４は、図１７のバンク１７１〜
１７４に対して、行デコーダ１３５ 1〜１３５4を行デコ
ーダ５1〜５4に置き換えたものである。
【０１００】行デコーダ５1は、図３に示すように、ア
ドレスデコーダ５６1〜５６mと、ｎチャネルＭＯＳトラ
ンジスタ５４1〜５４mと、インバータ５１1〜５１mと、
インバータ５２1〜５２mと、アンド回路５０1〜５０
mと、ナンド回路５５と、ｐチャネルＭＯＳトランジス
タ５３とから構成されている。
【０１０１】アドレスデコーダ５６1〜５６mは、ワード
線４０1〜４０mに対応したアドレスがそれぞれ設定され
ていて、行アドレス信号３３の示すアドレスが設定され
たアドレスの場合に出力信号をＬとする。
【０１０２】ｎチャネルＭＯＳトランジスタ５４1〜５
４mは、バンク選択信号１１1がゲートに入力され、アド
レスデコーダ５６1〜５６mの出力信号がドレインに接続
され、バンク選択信号１１1がＨとなるとオンし、アド
レスデコーダ５６1〜５６mの出力信号をソースに出力す
る。
【０１０３】ナンド回路５５は、ワード線ドライブ信号
リセット信号１２とバンク選択信号１１1との論理積演
算の結果を反転して出力する。
【０１０４】ｐチャネルＭＯＳトランジスタ５３は、ナ
ンド回路５５の出力信号がゲートに入力され、ナンド回
路５５の出力信号がＬとなるとオンしｎチャネルＭＯＳ
トランジスタ５４1〜５４mのそれぞれのソースをＶＤＤ
電位とする。
【０１０５】インバータ５１1〜５１mとインバータ５２
1〜５２mは、それぞれラッチ回路を構成し、ｎチャネル
ＭＯＳトランジスタ５４1〜５４mのソースの電位をラッ
チして出力する。
【０１０６】アンド回路５０1〜５０mは、インバータ５
１1〜５１mとインバータ５２1〜５２mとによって構成さ
れるラッチ回路によってラッチされた信号とワード線ド
ライブ信号７1との論理積演算をそれぞれ行い、その演
算結果をそれぞれワード線４０1〜４０mに出力する。
【０１０７】次に、本実施形態の動作について図１、
２、３および図４のタイミングチャートを用いて参照し
て説明する。
【０１０８】ここでは、バンク１のビット線対４１1と
ワード線４０1の交点に設けられたメモリセル１７のデ
ータを読み出す場合のセットシーケンスの動作について
説明する。
【０１０９】先ずｔ11で外部から外部コマンドが入力さ
れ、ワード線４０1のアドレスを示す行アドレスとバン
ク１を示すバンクアドレスが含まれたアドレス信号３２
が入力されると、行アドレス活性化信号３０が一定期間
アクティブとなる。
【０１１０】すると、タイミング制御回路３５は、行ア
ドレス活性化信号３０がアクティブとなったことにより
アドレスイネーブル信号３４を一定期間アクティブとす
る。そして、行アドレスバッファ４２は、アドレス信号
３２の入力により行アドレス信号３３を出力し、バンク
デコーダ４３はバンク選択信号１１1を一定期間アクテ
ィブとする。
【０１１１】そして、タイミング制御回路３５のアクテ
ィブタイミングチェーン３７は、先ずｔ12でプリチャー
ジ信号リセット信号１４を一定期間アクティブとする。
ここでバンク選択信号１１1はアクティブであるため、
ラッチ回路６1のフリップフロップ回路２１はリセット
されそれまでＨであったプリチャージ信号８1はＬに変
化する。これにより、プリチャージ回路１８1〜１８n、
１９はプリチャージ動作を停止する。
【０１１２】そして、アクティブタイミングチェーン３
７は、次にｔ13でワード線ドライブ信号セット信号１０
を一定期間アクティブとする。ここで、バンク選択信号
１１ 1はアクティブであるため、ラッチ回路６1のフリッ
プフロップ回路２０はセットされそれまでＬであったワ
ード線ドライブ信号７1はＨに変化する。そして、行デ
コーダ５1では、行アドレス信号３３はワード線４０1の
アドレスを示しているため、アドレスデコーダ５６1の
出力信号はアクティブであるＬとなる。そして、バンク
選択信号１１1がＨであることによりｎチャネルＭＯＳ
トランジスタ５４1はオンし、アドレスデコーダ５６1の
出力であるＬの信号はインバータ５１1に入力される。
そのため、アンド回路５０1にはＨの信号が入力され
る。ここでワード線ドライブ信号７1はＨとなっている
ため、ワード線４０1は活性化される。ここで、ワード
線ドライブ信号リセット信号１２はＬの信号となってい
るのでナンド回路５５の出力信号はＨとなりｐチャネル
ＭＯＳトランジスタ５３はオンしていない。
【０１１３】そして、アクティブタイミングチェーン３
７は、最後にｔ14でセンスアンプイネーブル信号セット
信号１５を一定期間アクティブとする。ここでバンク選
択信号１１1はアクティブであるのでフリップフロップ
回路２２はセットされセンスアンプイネーブル信号９1
はＨとなる。このことによりビット線対４１1に出力さ
れたいたメモリセル１７の記憶内容は増幅され出力され
る。そして、ｔ15でバンク選択信号１１1がＬになり、
セットシーケンスを終了する。
【０１１４】次に、メモリセル１７のデータの読み出し
が終了した後にバンク１を非活性化するリセットシーケ
ンスの動作について説明する。
【０１１５】先ず、ｔ15で上記の状態から行アドレス非
活性化信号３１が一定期間アクティブとなる。そのた
め、読み出し時と同様な動作により、アドレスイネーブ
ル信号３４は一定期間アクティブとなり、バンク選択信
号１１1も一定期間アクティブとなる。そして、タイミ
ング制御回路３５のプリチャージタイミングチェーン３
６は、ワード線ドライブ信号リセット信号１２を一定期
間アクティブとする。このことによりラッチ回路６1の
フリップフロップ回路２０はリセットされワード線ドラ
イブ信号７1はＬとなり、ワード線４０1は非活性化され
る。
【０１１６】次に、ｔ17でプリチャージタイミングチェ
ーン３６は、センスアンプイネーブル信号リセット信号
１６を一定期間アクティブとする。このことにより、ラ
ッチ回路６1のフリップフロップ回路２２はリセットさ
れセンスアンプイネーブル信号９1はＬとなりセンスア
ンプ２９1〜２９nはオフとなる。
【０１１７】最後に、ｔ18でプリチャージタイミングチ
ェーン３６は、プリチャージ信号セット信号１３を一定
期間アクティブとする。このことにより、ラッチ回路６
1のフリップフロップ回路２１はセットされプリチャー
ジ信号８1はＨとなりプリチャージ回路１８1〜１８n、
１９はプリチャージ動作を開始する。そして、ｔ19でバ
ンク選択信号１１1がＬになりリセットシーケンスを終
了する。
【０１１８】本実施形態の半導体記憶装置では、タイミ
ング制御回路３５から出力された信号による指示は、バ
ンク１〜４毎に設けられた各ラッチ回路６1〜６4によっ
てラッチされるので、図１７の従来の半導体記憶装置と
同様に、図５に示すように例えばバンク１のセット動作
を行ってそのバンクの読み／書き動作が終了する前でも
バンク２のリセットシーケンスを行うことができる。
【０１１９】本実施形態では、上記で説明したように１
つのタイミング制御回路３５で独立して動作を行う複数
のバンク１〜４の動作を制御することができるので、バ
ンクの数が増加しても増加したバンクにラッチ回路を設
ければ大きな回路面積を有するタイミング制御回路３５
は１つのままでよい。そのため、バンク数が増加したこ
とによるタイミング制御回路の回路面積を増加させずに
すむ。
【０１２０】（第２の実施形態）次に、本発明の第２の
実施形態の半導体記憶装置について説明する。
【０１２１】図６は、本実施形態の半導体記憶装置の構
成を示したブロック図である。図１中と同番号は同じ構
成要素を示す。
【０１２２】本実施形態の半導体記憶装置は、図１の上
記第１の実施形態の半導体記憶装置に対して、ラッチ回
路６1〜６4をラッチ回路６６1〜６６4に置き換え、バン
ク１〜４をバンク６１〜６４で置き換え、プリチャージ
バンクデコーダ４４を新たに設けたものである。即ち、
アクティブ用のバンクとプリチャージ用のバンクを独立
に動作させるようにしたものである。
【０１２３】プリチャージバンクデコーダ４４は、アド
レス信号３２に含まれるプリチャージを行うバンクを指
示するためのプリチャージバンクアドレスによって示さ
れるバンクに対応するプリチャージバンク選択信号４７
1〜４７4をＨとする。
【０１２４】ラッチ回路６６1〜６６4は、ラッチ回路６
1〜６4に対して、それぞれプリチャージバンク選択信号
４７1〜４７4を入力するようにし、プリチャージバンク
選択信号４７1〜４７4がＨの場合にはバンク選択信号１
１1〜１１4がＬの場合でも、ワード線ドライブ信号リセ
ット信号１２、プリチャージ信号セット信号１３、セン
スアンプイネーブル信号リセット信号１６がＨとなった
場合にフリップフロップ２０〜２２がリセットされるよ
うにしたものである。
【０１２５】ラッチ回路６６1〜６６4は、図７に示すよ
うに、図２に示したラッチ回路６1〜６4に対して、アン
ド回路２４、２５、２８に入力されていたバンク選択信
号１１1の代わりにプリチャージバンク選択信号４７1を
入力するようにしたものである。
【０１２６】バンク６１〜６４は、バンク１〜４に対し
て、行デコーダ５1〜５4をそれぞれ行デコーダ６５1〜
６５4に置き換えたものである。
【０１２７】行デコーダ６５1〜６５4は、行デコーダ５
1〜５4に対して、図８に示すように、ナンド回路５５が
ワード線ドライブ信号リセット信号１２とプリチャージ
バンク選択信号４７1との論理積演算の反転結果を出力
するようにしたものである。
【０１２８】次に、本実施形態の動作について図６〜図
１０を用いて説明する。
【０１２９】ここでは、図９に示すように、バンク６１
のセットシーケンスを行っている最中にバンク６２のリ
セットシーケンスを開始する動作を行う場合を用いて説
明する。
【０１３０】先ず、ｔ21で行アドレス活性化信号３０が
アクティブとなり、タイミング制御回路３５はアドレス
イネーブル信号３４をアクティブとする。このことによ
り、バンクデコーダ４３はバンク選択信号１１1をＨと
し、行アドレスバッファ４２はアドレス信号３２に含ま
れる行アドレスを行アドレス信号３３として出力する。
ここで、図１０のタイミングチャートにおけるアドレス
信号３２において「」で示された部分は、行アドレス
信号３３として取り込まれた行アドレスを示している。
そして、その後にタイミング制御回路３５のアクティブ
タイミングチェーン３７は、ｔ22でプリチャージ信号リ
セット信号１４、ｔ23でワード線ドライブ信号セット１
０、ｔ26でセンスアンプイネーブル信号セット信号１５
を予め定められたタイミングで一定時間Ｈとする。ここ
までの動作は図１０のタイミングチャートにおけるアク
ティブシーケンス５７によって示されている。ｔ28でバ
ンク選択信号１１1がＬになりセットシーケンスを終了
する。
【０１３１】上記の動作により、バンク６１では、先ず
ｔ22でラッチ回路６６1において、プリチャージ信号リ
セット信号１４とバンク選択信号１１1がＨになったこ
とによりフリップフロップ回路２１はリセットされ、プ
リチャージ信号８1はＬとなる。次に、ｔ23でワード線
ドライブ信号セット信号１０がＨとなったことによりワ
ード線ドライブ信号７1がＨとなり、行デコーダ６５1に
よりワード線４０1が活性化される。そして、最後にｔ
26でセンスアンプイネーブル信号セット信号１５がＨと
なったことにより、センスアンプイネーブル信号９1が
Ｈとなり、ｔ28で選択信号１１1がＬになりバンク６１
のアクティブシーケンスは完了する。ここまでの動作は
図１０のタイミングチャートにおけるバンク６１の内部
信号５９によって示されている。
【０１３２】そして、このバンク６１においてアクティ
ブシーケンスが行われている最中に、アドレス信号３２
におけるバンクアドレスがバンク６２を示すものに変化
し、行アドレス非活性化信号３１がアクティブとされ
る。ここで、図１０のアドレス信号３２において「」
で示された部分は、この変化したバンクアドレス及び行
アドレスを示している。このことにより、プリチャージ
バンクデコーダ４４は、プリチャージバンク選択信号４
７2をＨとし、タイミング制御回路３５のプリチャージ
タイミングチェーン３６は、ｔ25でワード線ドライブ信
号リセット信号１２、ｔ27でセンスアンプイネーブル信
号リセット信号１６、ｔ29でプリチャージ信号セット信
号１３を予め定められたタイミングチャートで一定時間
Ｈとする。ここまでの動作は図１０のタイミングチャー
トにおけるリセットシーケンス５８によって示されてい
る。
【０１３３】上記の動作により、ラッチ回路６６2にお
いて、ワード線ドライブ信号リセット信号１２とプリチ
ャージバンク選択信号４７2が共にＨとなったことによ
りフリップフロップ回路２０がリセットされワード線ド
ライブ信号７2はＬとなる。このことにより、バンク６
２に設けられている行デコーダ６５2（図示されず。）
はバンク６２におけるワード線４０1を非活性化する。
そして、センスアンプイネーブル信号リセット信号１６
とプリチャージバンク選択信号４７2が共にＨとなった
ことにより、ラッチ回路６６2におけるフリップフロッ
プ回路２２はリセットされセンスアンプイネーブル信号
９2がＬとなる。そして、最後にプリチャージ信号セッ
ト信号１３がＨとなったことによりラッチ回路６６2に
おけるフリップフロップ回路２１はセットされプリチャ
ージ信号８2がＨとなりバンク６２のリセットシーケン
スは完了する。ここまでの動作は図１０のタイミングチ
ャートにおけるバンク６２の内部信号６０によって示さ
れている。
【０１３４】本実施形態では、プリチャージバンクデコ
ーダ４４を設けたために、異なるバンクのセットシーケ
ンスとリセットシーケンスを平行して行うことができ
る。即ち、あるバンクのデータを読み出している間に、
他のバンクのリセットシーケンスを行うことができるの
で処理の高速化が図れる。しかし、アドレス信号３２は
セットシーケンスを行うためのバンクを指定するためと
リセットシーケンスを行うためのバンクを指定するため
の両方に使用されるため、これらのシーケンスを同時に
開始させることはできない。しかし、プリチャージを行
うバンクのアドレスを指定するためのプリチャージアド
レス信号をアドレス信号３２とは別に設けて、行アドレ
ス活性化信号３０と行アドレス非活性化信号３１を別の
コマンドにより独立に制御することができるようにすれ
ばセットシーケンスとリセットシーケンスを完全に独立
して動作することができる。つまり、セットシーケンス
とリセットシーケンスを同時に行うことも可能となる。
【０１３５】プリチャージバンクデコーダ４４に行アド
レス非活性化信号３１に同期したアドレスイネーブル信
号３４相当の信号を入力し、デコード出力をマスクする
ようにしてもよい。
【０１３６】（第３の実施形態）次に、本発明の第３の
実施形態の半導体記憶装置について説明する。
【０１３７】図１１は、本実施形態の半導体記憶装置の
構成を示したブロック図である。図６中と同番号は同じ
構成要素を示す本実施形態の半導体記憶装置は、図６の
上記第２の実施形態の半導体記憶装置に対して、ラッチ
回路６６1〜６６4をラッチ回路９６1〜９６4に置き換
え、タイミング制御回路３５をタイミング制御回路１３
５に置き換えたものである。
【０１３８】タイミング制御回路１３５は、タイミング
制御回路３５に対して、アクティブタイミングチェーン
３７をアクティブタイミングチェーン１３７に置き換
え、プリチャージタイミングチェーン３６をプリチャー
ジタイミングチェーン１３６に置き換えたものである。
【０１３９】アクティブタイミングチェーン１３７は、
アクティブタイミングチェーン３７に対して、プリチャ
ージ信号リセット信号１４とセンスアンプイネーブル信
号１５を出力しないようにし、センスアンプイネーブル
信号９1の出力されるタイミングを制御するための信号
であるセンスイネーブル信号９７を出力するようにした
ものでありそれ以外の動作については同様である。
【０１４０】また、本実施形態では、アドレスイネーブ
ル信号３４は行アドレス活性化信号３０がアクティブと
なるときのみアクティブとなり、行アドレス非活性化信
号３１がアクティブとなるときは出力しないようにし
た。これは、アドレスイネーブル信号３４に同期させて
バンク選択信号１１1〜１１4を出力するようにしている
が、リセットシーケンスではアドレス非活性化信号３１
がアクティブになってからセンスアンプイネーブル信号
リセット信号１６やプリチャージ信号セット信号１３を
アクティブにするまでに余裕があるので、あえてアドレ
スイネーブル信号３４に同期させなくてもよい。このた
め、本実施形態では、アクティブシーケンスのみアドレ
スイネーブル信号３４を出力するようにしている。
【０１４１】プリチャージタイミングチェーン１３６
は、プリチャージタイミングチェーン３６に対して、ワ
ード線ドライブ信号リセット信号１２を出力しないよう
にしたものでありそれ以外の動作については同様であ
る。
【０１４２】ラッチ回路９６1〜９６4は、図１２に示す
ように、第２の実施形態のラッチ回路６６1〜６６4に対
して、センスイネーブル信号９７を入力するようにし、
アンド回路２４、２６、２７を削除し、バンク選択信号
１１1がＨとなるとフリップフロップ回路２１がリセッ
トされフリップフロップ回路２２がセットされるように
し、プリチャージバンク選択信号４７1がＨとなるとフ
リップフロップ回路２０がリセットされるようにし、イ
ンバータ７１、７２、７５、７６と、ｐチャネルＭＯＳ
トランジスタ７３と、ｎチャネルＭＯＳトランジスタ７
４とを新たに設けるようにしたものである。
【０１４３】インバータ７１は、フリップフロップ回路
２２からの出力信号を反転して出力する。
【０１４４】ｎチャネルＭＯＳトランジスタ７４は、ゲ
ートにセンスイネーブル信号９７が入力され、ドレイン
がインバータ７１の出力に接続され、センスイネーブル
信号９７がＨとなるとオンしインバータ７１からの出力
信号をソースに出力する。インバータ７２は、インバー
タ７１からの出力信号を反転してｐチャネルＭＯＳトラ
ンジスタ７３のゲートに出力する。
【０１４５】ｐチャネルＭＯＳトランジスタ７３は、イ
ンバータ７２からの出力信号がＬになるとオンし、ｎチ
ャネルＭＯＳトランジスタ７４のソースをＶＤＤ電位と
する。
【０１４６】インバータ７５、７６はラッチ回路を構成
し、ｎチャネルＭＯＳトランジスタ７４のソースに出力
された電位をラッチしてセンスアンプイネーブル信号９
1として出力する。
【０１４７】次に、本実施形態の動作について図１１、
１２および図１３のタイミングチャートを用いて説明す
る。
【０１４８】ここでは、バンク６１のビット線対４１1
とワード線４０1の交点に設けられたメモリセル１７の
データを読み出す場合のセットシーケンスの動作につい
て説明する。
【０１４９】先ず、ｔ31で行アドレス活性化信号３０が
一定時間アクティブとなり、タイミング制御回路１３５
がアドレスイネーブル信号３４をアクティブとすること
によりバンクデコーダ４３がバンク選択信号１１1をＨ
とし、また行アドレスバッファ４２が行アドレス信号３
３を出力する動作は上記第１および第２の動作と同様で
ある。そして、タイミング制御回路１３５のアクティブ
タイミングチェーン１３７は、ｔ32でワード線ドライブ
信号セット信号１０、ｔ33でセンスイネーブル信号９７
をそれぞれ予め定められたタイミングでＨとする。
【０１５０】先ず、ｔ31でバンク選択信号１１1がＨと
なったことにより、ラッチ回路９６1のフリップフロッ
プ回路２１がリセットされ、プリチャージ信号８1がＬ
となる。
【０１５１】そして、次にｔ32でワード線ドライブ信号
セット信号１０がＨとなったことにより、ラッチ回路９
６1のフリップフロップ回路２０がセットされワード線
ドライブ信号７1がＨとなる。
【０１５２】そして、最後に、ｔ33でセンスイネーブル
信号９７がＨとなったことによりｎチャネルＭＯＳトラ
ンジスタ７４がオンするが、この際にバンク選択信号１
１1がＨとなりフリップフロップ回路２２がセットされ
ていることにより、フリップフロップ回路２２の出力信
号は図１３に示すようにＨとなっている。そのため、イ
ンバータ７１の出力信号はＬとなっていて、ｎチャネル
ＭＯＳトランジスタ７４のソースにはＬの信号が出力さ
れることとなる。そして、このＬの信号はインバータ７
５、７６によりラッチされるとともに論理反転されてＨ
となり、センスアンプイネーブル信号９1として出力さ
れる。
【０１５３】次に、リセットシーケンスを行う際の動作
について説明する。
【０１５４】本実施形態の半導体記憶装置では、リセッ
トシーケンスのための信号を出力するプリチャージタイ
ミングチェーン１３６からワード線ドライブ信号リセッ
ト信号１２が出力されない以外は、上記で説明した第２
の実施形態と同様な動作が行われるため共通する動作に
ついては説明を省略する。
【０１５５】このワード線ドライブ信号リセット信号１
２が出力されない代わりに、本実施形態のラッチ回路９
６1では、フリップフロップ回路２０はプリチャージバ
ンク選択信号４７1によってリセットされ、ワード線ド
ライブ信号７1がＬとなる。
【０１５６】本実施形態では、タイミング制御回路１３
５からラッチ回路９６1〜９６4へ出力される信号が４本
ですむことにより、配線を減らすことができるとともに
タイミング制御回路１３５において異なるタイミングの
信号を生成するための回路を減らすことができるため回
路面積を減らすことができる。また、アクティブシーケ
ンスにおいて、ワード線ドライブ信号７1がＨとなるま
でバンク選択信号１１1をＨとしておけば良いのでタイ
ミング設計が容易になる。
【０１５７】上記第１〜第３の実施形態では、バンクの
数が４つの場合について説明したが、本発明はこれに限
定されるものではなくバンクの数が変化しても同様に適
用することができるものである。
【０１５８】また、上記第１〜第３の実施形態では、ラ
ッチ回路６1〜６4、６６1〜６６4、９６1〜９６4でプリ
チャージ信号リセット信号１４やワード線ドライブ信号
セット信号１０等の信号をラッチするようにしていた
が、アクティブシーケンスとリセットシーケンスの最初
の信号だけをラッチして、他の信号はラッチ回路６1〜
６4、６６1〜６６4、９６1〜９６4内に信号生成回路を
設けて生成するようにしてもよい。例えば、プリチャー
ジ信号リセット信号１４をラッチしたことを検出して、
これより一定時間遅延したワード線ドライブ信号セット
信号１０を生成するようにしてもよい。このようにする
ことで、配線の面積を第３の実施形態よりさらに減らす
ことができ、また処理の多重化を図れる。
【０１５９】また、上記第１〜第３の実施形態では、ワ
ード線４０1〜４０mとビット線対４１1〜４１nとの間に
複数のメモリセル１７が設けられている構造の半導体記
憶装置について説明した。しかし、ワード線を設けるこ
とのできる長さには限界があるため、上記の実施形態に
おけるワード線４０1〜４０mをメモリセル１７に直接接
続されないメインワード線とし、そのメインワード線を
さらに複数のサブワード線に分割するサブ行デコーダを
設け、このサブワード線とビット線対４１1〜４１nとの
交点にメモリセル１７を設けるようにした構造の半導体
装置も存在する。この場合には、サブ行デコーダを制御
する信号は行デコーダにより生成される場合もあり、ま
た他の回路により生成される場合もある。しかし、一般
的に「ワード線」という場合には、サブワード線および
メインワード線さらに上記の実施形態で説明したワード
線４０1〜４０mの全ての意味を含んでいる。本発明は、
このようなサブワード線を有する構造の半導体装置にも
同様に適用することができるものである。
【０１６０】尚、本発明はバンクの行アドレスの活性
化、非活性化に関するものであり、チップへのデータの
入力、チップからのデータの出力方法は従来の汎用のＤ
ＲＡＭ、ＳＤＲＡＭと同等であれば良い。
【０１６１】
【発明の効果】以上説明したように、本発明は、下記の
ような効果を有する。 （１）複数のバンクで１つのタイミング制御回路を共有
するようにしたので、バンク数が増加してもタイミング
制御回路の回路面積の大幅な増加を抑制することができ
る。 （２）複数のバンクで１つのタイミング制御回路を共有
するので各バンクごとのセット・リセットシーケンスの
タイミングを均一化できる。 （３）各バンクごとにタイミング微調整を行う場合は、
ラッチ回路の後段に小さなディレイ素子を追加すること
で基準タイミングから相対的に明確な値のタイミング調
整を行うことができる。 （４）タイミング制御回路にセットリセットタイミング
チェーンを別々に設けることにより異なるバンクのアク
ティブ・プリチャージを同時に行えることによりチップ
パフォーマンスが向上できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体記憶装置の構
成を示したブロック図である。
【図２】図１中のラッチ回路６1の構成を示したブロッ
ク図である。
【図３】図１中の行デコーダ５1の構成を示したブロッ
ク図である。
【図４】図１の半導体記憶装置の動作を説明するための
タイミングチャートである。
【図５】図１の半導体記憶装置におけるバンク１のセッ
トシーケンスとバンク２のリセットシーケンスのタイミ
ングを説明するための図である。
【図６】本発明の第２の実施形態の半導体記憶装置の構
成を示したブロック図である。
【図７】図６中のラッチ回路６６1の構成を示したブロ
ック図である。
【図８】図６中の行デコーダ６５1の構成を示したブロ
ック図である。
【図９】図６の半導体記憶装置におけるバンク６１のセ
ットシーケンスとバンク６２のリセットシーケンスのタ
イミングを説明するための図である。
【図１０】図６の半導体記憶装置の動作を説明するため
のタイミングチャートである。
【図１１】本発明の第３の実施形態の半導体記憶装置の
構成を示したブロック図である。
【図１２】図１１中のラッチ回路９６1の構成を示した
ブロック図である。
【図１３】図１１の半導体記憶装置の動作を説明するた
めのタイミングチャートである。
【図１４】従来の半導体記憶装置の構成を示したブロッ
ク図である。
【図１５】図１４中の行デコーダ１１５1の構成を示し
たブロック図である。
【図１６】図１４の半導体記憶装置の動作を説明するた
めのタイミングチャートである。
【図１７】従来の他の半導体記憶装置の構成を示したブ
ロック図である。
【図１８】図１７中の行デコーダ１３５1の構成を示し
たブロック図である。
【図１９】一般的なタイミング制御回路の構成を示した
回路図である。
【符号の説明】
１〜４ バンク ５1〜５4 行デコーダ ６1〜６4 ラッチ回路 ７1〜７4 ワード線ドライブ信号 ８1〜８4 プリチャージ信号 ９1〜９4 センスアンプイネーブル信号 １０ ワード線ドライブ信号セット信号 １１1〜１１4 バンク選択信号 １２ ワード線ドライブ信号リセット信号 １３ プリチャージ信号セット信号 １４ プリチャージ信号リセット信号 １５ センスアンプイネーブル信号セット信号 １６ センスアンプイネーブル信号リセット信号 １７ メモリセル １８1〜１８n プリチャージ回路 １９ プリチャージ回路 ２０〜２２ フリップフロップ回路 ２３〜２８ アンド回路 ２９1〜２９n センスアンプ ３０ 行アドレス活性化信号 ３１ 行アドレス非活性化信号 ３２ アドレス信号 ３３ 行アドレス信号 ３４ アドレスイネーブル信号 ３５ タイミング制御回路 ３６ プリチャージタイミングチェーン ３７ アクティブタイミングチェーン ３８ ｐチャネルＭＯＳトランジスタ ３９ ｎチャネルＭＯＳトランジスタ ４０1〜４０m ワード線 ４１1〜４１n ビット線対 ４２ 行アドレスバッファ ４３ バンクデコーダ ４４ プリチャージバンクデコーダ ４７1〜４７4 プリチャージバンク選択信号 ５０1〜５０m アンド回路 ５１1〜５１m インバータ ５２1〜５２m インバータ ５３ ｐチャネルＭＯＳトランジスタ ５４1〜５４m ｎチャネルＭＯＳトランジスタ ５５ ナンド回路 ５６1〜５６m アドレスデコーダ ５７ アクティブシーケンス ５８ リセットシーケンス ５９ バンク６１の内部信号 ６０ バンク６２の内部信号 ６１〜６４ バンク ６５1〜６５4 行デコーダ ６６1〜６６4 ラッチ回路 ７１、７２ インバータ ７３ ｐチャネルＭＯＳトランジスタ ７４ ｎチャネルＭＯＳトランジスタ ７５、７６ インバータ ８０ ドライバ部 ８１ 行ラッチ部 ９０1、９０2 ブロック選択信号 ９１ アドレスバッファ ９３ タイミング制御回路 ９６1〜９６4 ラッチ回路 ９７ センスイネーブル信号 ９８ プリチャージ信号 ９９ センスアンプイネーブル信号 １００ アドレスイネーブル信号 １０１ アンド回路 １０２ オア回路 １０３ インバータ １０４ アンド回路 １１０1〜１１０4 タイミング制御回路 １１１1〜１１１4 ラッチ回路 １１２1 行アドレス活性化信号 １２１、１２２ ブロック １３５ タイミング制御回路 １３６ プリチャージタイミングチャートチェーン １３７ アクティブタイミングチェーン １４０1〜１４０m アドレスデコーダ １４１1〜１４１4 ラッチ回路 １４３ バンクデコーダ １７１〜１７４ バンク １９１1〜１９１3 遅延回路 １９２ タイミング制御回路 １９３1〜１９３3 制御信号 １９４ 入力信号

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数のバンクと、前記複数のバンクに対
    して共通に設けられ、前記各バンクを活性化状態とする
    ための信号とプリチャージ状態とするための信号をそれ
    ぞれ予め与えられた順序およびタイミングで出力するタ
    イミング制御回路と、 前記各バンク毎に設けられ、前記タイミング制御回路か
    ら出力された信号の状態をラッチするラッチ回路とを有
    する半導体記憶装置。
  2. 【請求項２】 前記各ラッチ回路からそれぞれ出力され
    る信号が、ワード線の活性化を制御するワード線ドライ
    ブ信号と、プリチャージ動作を制御するプリチャージ信
    号と、センスアンプ動作を制御するためのセンスアンプ
    イネーブル信号であり、 前記各バンクを活性化状態とするための信号が、前記ワ
    ード線ドライブ信号をアクティブ状態に設定するための
    ワード線ドライブ信号セット信号と、前記プリチャージ
    信号をインアクティブ状態とするためのプリチャージ信
    号リセット信号と、前記センスアンプイネーブル信号を
    アクティブ状態に設定するためのセンスアンプイネーブ
    ル信号セット信号であり、 前記各バンクをプリチャージ状態とするための信号が、
    前記ワード線ドライブ信号をインアクティブ状態に設定
    するためのワード線ドライブ信号リセット信号と、前記
    プリチャージ信号をアクティブ状態とするためのプリチ
    ャージ信号セット信号と、前記センスアンプイネーブル
    信号をインアクティブ状態に設定するためのセンスアン
    プイネーブル信号リセット信号である請求項１記載の半
    導体記憶装置。
  3. 【請求項３】 複数のビット線対と複数のワード線の交
    点にそれぞれ設けられた複数のメモリセルと、前記各ビ
    ット線対毎にそれぞれ設けられプリチャージ信号がアク
    ティブとなると前記各ビット線対をプリチャージする複
    数のプリチャージ回路と、前記各ビット線対毎にそれぞ
    れ設けられセンスアンプイネーブル信号がアクティブと
    なると前記各ビット線対間に出力された電圧を増幅する
    複数のセンスアンプと、バンクが活性化される時に行ア
    ドレスが示すワード線選択非選択とをラッチする行ラッ
    チ回路を内臓し、ワード線ドライブ信号がアクティブと
    なると前記行ラッチ回路が示す前記ワード線を活性化状
    態とする行デコーダとを有する複数のバンクと、 行アドレス活性化信号がアクティブとなるとワード線ド
    ライブ信号セット信号、プリチャージ信号リセット信号
    およびセンスアンプイネーブル信号セット信号を予め定
    められた順序およびタイミングで制御するアクティブタ
    イミングチェーンと、行アドレス非活性化信号がアクテ
    ィブとなるとワード線ドライブ信号リセット信号、プリ
    チャージ信号セット信号およびセンスアンプイネーブル
    信号リセット信号を予め定められた順序およびタイミン
    グで制御するプリチャージタイミングチェーンとから構
    成されているタイミング制御回路と、 アドレス信号に含まれるバンクアドレスによって示され
    るバンクを選択するためのバンク選択信号をアクティブ
    とするバンクデコーダと、 前記アドレス信号に含まれる行アドレスを前記行アドレ
    ス信号として出力する行アドレスバッファと、 前記各バンク毎に設けられ、前記各バンク選択信号がそ
    れぞれ入力され、対応した前記バンク選択信号がアクテ
    ィブな場合に、前記ワード線ドライブ信号セット信号が
    アクティブとなると前記ワード線ドライブ信号をアクテ
    ィブとし、前記ワード線ドライブ信号リセット信号がア
    クティブとなると前記ワード線ドライブ信号をインアク
    ティブとし、前記プリチャージ信号セット信号がアクテ
    ィブとなると前記プリチャージ信号をアクティブとし、
    前記プリチャージ信号リセット信号がアクティブとなる
    と前記プリチャージ信号をインアクティブとし、前記セ
    ンスアンプイネーブル信号セット信号がアクティブとな
    ると前記センスアンプイネーブル信号をアクティブと
    し、前記センスアンプイネーブル信号リセット信号がア
    クティブとなると前記センスアンプイネーブル信号をイ
    ンアクティブとする複数のラッチ回路とを有する半導体
    記憶装置。
  4. 【請求項４】 前記各ラッチ回路が、 前記ワード線ドライブ信号セット信号と前記バンク選択
    信号とが共にアクティブの場合に出力信号をアクティブ
    とする第１の論理回路と、 前記ワード線ドライブ信号リセット信号と前記バンク選
    択信号とが共にアクティブの場合に出力信号をアクティ
    ブとする第２の論理回路と、 前記プリチャージ信号セット信号と前記バンク選択信号
    とが共にアクティブの場合に出力信号をアクティブとす
    る第３の論理回路と、 前記プリチャージ信号リセット信号と前記バンク選択信
    号とが共にアクティブの場合に出力信号をアクティブと
    する第４の論理回路と、 前記センスアンプイネーブル信号セット信号と前記バン
    ク選択信号とが共にアクティブの場合に出力信号をアク
    ティブとする第５の論理回路と、 前記センスアンプイネーブル信号リセット信号と前記バ
    ンク選択信号とが共にアクティブの場合に出力信号をア
    クティブとする第６の論理回路と、 前記第１の論理回路の出力信号によりセットされ、前記
    第２の論理回路の出力信号によりリセットされ、出力信
    号を前記ワード線ドライブ信号として出力する第１のフ
    リップフロップ回路と、 前記第３の論理回路の出力信号によりセットされ、前記
    第４の論理回路の出力信号によりリセットされ、出力信
    号を前記プリチャージ信号として出力する第２のフリッ
    プフロップ回路と、 前記第５の論理回路の出力信号によりセットされ、前記
    第６の論理回路の出力信号によりリセットされ、出力信
    号を前記センスアンプイネーブル信号として出力する第
    ３のフリップフロップ回路とから構成される請求項３記
    載の半導体記憶装置。
  5. 【請求項５】 前記アドレス信号に含まれるプリチャー
    ジバンクアドレスによって示されるバンクを選択するた
    めのプリチャージバンク選択信号をアクティブとするプ
    リチャージバンクデコーダをさらに有し、前記ラッチ回
    路は前記プリチャージバンク選択信号がアクティブの場
    合にのみプリチャージ動作を行うための信号であるワー
    ド線ドライブ信号リセット信号、プリチャージ信号セッ
    ト信号およびセンスアンプイネーブル信号リセット信号
    を有効とする請求項４記載の半導体記憶装置。
  6. 【請求項６】 前記各ラッチ回路が、 前記ワード線ドライブ信号セット信号と前記バンク選択
    信号とが共にアクティブの場合に出力信号をアクティブ
    とする第１の論理回路と、 前記ワード線ドライブ信号リセット信号と前記プリチャ
    ージバンク選択信号とが共にアクティブの場合に出力信
    号をアクティブとする第２の論理回路と、 前記プリチャージ信号セット信号と前記プリチャージバ
    ンク選択信号とが共にアクティブの場合に出力信号をア
    クティブとする第３の論理回路と、 前記プリチャージ信号リセット信号と前記バンク選択信
    号とが共にアクティブの場合に出力信号をアクティブと
    する第４の論理回路と、 前記センスアンプイネーブル信号セット信号と前記バン
    ク選択信号とが共にアクティブの場合に出力信号をアク
    ティブとする第５の論理回路と、 前記センスアンプイネーブル信号リセット信号と前記プ
    リチャージバンク選択信号とが共にアクティブの場合に
    出力信号をアクティブとする第６の論理回路と、 前記第１の論理回路の出力信号によりセットされ、前記
    第２の論理回路の出力信号によりリセットされ、出力信
    号を前記ワード線ドライブ信号として出力する第１のフ
    リップフロップ回路と、 前記第３の論理回路の出力信号によりセットされ、前記
    第４の論理回路の出力信号によりリセットされ、出力信
    号を前記プリチャージ信号として出力する第２のフリッ
    プフロップ回路と、 前記第５の論理回路の出力信号によりセットされ、前記
    第６の論理回路の出力信号によりリセットされ、出力信
    号を前記センスアンプイネーブル信号として出力する第
    ３のフリップフロップ回路とから構成される請求項５記
    載の半導体記憶装置。
  7. 【請求項７】 複数のビット線対と複数のワード線の交
    点にそれぞれ設けられた複数のメモリセルと、前記各ビ
    ット線対毎にそれぞれ設けられプリチャージ信号がアク
    ティブとなると前記各ビット線対をプリチャージする複
    数のプリチャージ回路と、前記各ビット線対毎にそれぞ
    れ設けられセンスアンプイネーブル信号がアクティブと
    なると前記各ビット線対間に出力された電圧を増幅する
    複数のセンスアンプと、ワード線ドライブ信号がアクテ
    ィブとなると動作し、行アドレス信号をバンク選択信号
    がアクティブの場合のみラッチして前記行アドレス信号
    が示す前記ワード線を活性化状態とする行デコーダとを
    有する複数のバンクと、行アドレス活性化信号がアクテ
    ィブとなるとワード線ドライブ信号セット信号および前
    記センスアンプイネーブル信号がアクティブとなるタイ
    ミングを制御するための信号であるセンスイネーブル信
    号を予め定められた順序およびタイミングで制御するア
    クティブタイミングチェーンと、行アドレス非活性化信
    号がアクティブとなるとプリチャージ信号セット信号お
    よびセンスアンプイネーブル信号リセット信号を予め定
    められた順序およびタイミングで制御するプリチャージ
    タイミングチェーンとから構成されているタイミング制
    御回路と、 アドレス信号に含まれるバンクアドレスによって示され
    るバンクを選択するためのバンク選択信号をアクティブ
    とするバンクデコーダと、 前記アドレス信号に含まれるプリチャージバンクアドレ
    スによって示されるバンクを選択するためのプリチャー
    ジバンク選択信号をアクティブとするプリチャージバン
    クデコーダと、 前記アドレス信号に含まれる行アドレスを前記行アドレ
    ス信号として出力する行アドレスバッファと、 前記各バンク毎に設けられ、前記各バンク選択信号がそ
    れぞれ入力され、対応した前記バンク選択信号および前
    記ワード線ドライブ信号セット信号がアクティブとなる
    と前記ワード線ドライブ信号をアクティブとし、前記プ
    リチャージバンク選択信号がアクティブとなると前記ワ
    ード線ドライブ信号をインアクティブとし、前記プリチ
    ャージバンク選択信号および前記プリチャージ信号セッ
    ト信号がアクティブとなると前記プリチャージ信号をア
    クティブとし、前記バンク選択信号がアクティブとなる
    と前記プリチャージ信号をインアクティブとし、前記バ
    ンク選択信号および前記センスイネーブル信号がアクテ
    ィブとなると前記センスアンプイネーブル信号をアクテ
    ィブとし、前記プリチャージバンク選択信号および前記
    センスアンプイネーブル信号リセット信号がアクティブ
    となると前記センスアンプイネーブル信号をインアクテ
    ィブとする複数のラッチ回路とを有する半導体記憶装
    置。
  8. 【請求項８】 前記各ラッチ回路が、 前記ワード線ドライブ信号セット信号と前記バンク選択
    信号とが共にアクティブの場合に出力信号をアクティブ
    とする第１の論理回路と、 前記プリチャージ信号セット信号と前記バンク選択信号
    とが共にアクティブの場合に出力信号をアクティブとす
    る第２の論理回路と、 前記センスアンプイネーブル信号リセット信号と前記バ
    ンク選択信号とが共にアクティブの場合に出力信号をア
    クティブとする第３の論理回路と、 前記第１の論理回路の出力信号によりセットされ、前記
    プリチャージバンク選択信号によりリセットされ、出力
    信号を前記ワード線ドライブ信号として出力する第１の
    フリップフロップ回路と、 前記第２の論理回路の出力信号によりセットされ、前記
    バンク選択信号によりリセットされ、出力信号を前記プ
    リチャージ信号として出力する第２のフリップフロップ
    回路と、 前記バンク選択信号によりセットされ、前記第３の論理
    回路の出力信号によりリセットされる第３のフリップフ
    ロップ回路と、 前記センスイネーブル信号がアクティブとなると前記第
    ３のフリップフロップ回路の出力信号をラッチして前記
    センスアンプイネーブル信号として出力する回路とから
    構成される請求項７記載の半導体記憶装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813525B1 (ko) 2005-12-27 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법
KR100967111B1 (ko) * 2008-11-06 2010-07-05 주식회사 하이닉스반도체 반도체 메모리 장치
KR101043731B1 (ko) * 2008-12-30 2011-06-24 주식회사 하이닉스반도체 반도체 메모리 장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6526471B1 (en) * 1998-09-18 2003-02-25 Digeo, Inc. Method and apparatus for a high-speed memory subsystem
JP2000195262A (ja) * 1998-12-25 2000-07-14 Internatl Business Mach Corp <Ibm> Ｓｄｒａｍ及びｓｄｒａｍのデ―タ・アクセス方法
US6229744B1 (en) * 1999-10-28 2001-05-08 Vangard International Semiconductor Corp. Semiconductor memory device with function of equalizing voltage of dataline pair
JP4514945B2 (ja) * 2000-12-22 2010-07-28 富士通セミコンダクター株式会社 半導体装置
JP4808856B2 (ja) * 2001-04-06 2011-11-02 富士通セミコンダクター株式会社 半導体記憶装置
KR100838364B1 (ko) * 2006-12-27 2008-06-13 주식회사 하이닉스반도체 반도체 메모리 장치의 감지증폭 인에이블 신호 생성회로
KR100884761B1 (ko) * 2007-02-22 2009-02-20 엠텍비젼 주식회사 센스 엠프 인에이블 신호 발생 회로, 이를 가지는 메모리장치 및 센스 엠프 인에이블 신호 발생 방법
DE102007036989B4 (de) * 2007-08-06 2015-02-26 Qimonda Ag Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung
KR101633399B1 (ko) * 2009-04-27 2016-06-27 삼성전자주식회사 뱅크 프리차지 동작 시에 각 뱅크별 프리차지 동작 시점을 조절할 수 있는 반도체 메모리 장치의 프리차지 방법 및 이 방법을 이용하는 반도체 메모리 장치
KR101136984B1 (ko) * 2010-03-29 2012-04-19 에스케이하이닉스 주식회사 전압 공급 제어회로 및 이를 이용한 반도체 장치
JP5404584B2 (ja) * 2010-11-19 2014-02-05 株式会社東芝 半導体記憶装置
KR20130139066A (ko) * 2012-06-12 2013-12-20 삼성전자주식회사 소스라인 전압 발생기를 포함하는 자기 저항 메모리 장치
US11361815B1 (en) * 2020-12-24 2022-06-14 Winbond Electronics Corp. Method and memory device including plurality of memory banks and having shared delay circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5036493A (en) * 1990-03-15 1991-07-30 Digital Equipment Corporation System and method for reducing power usage by multiple memory modules
JP2739802B2 (ja) * 1992-12-01 1998-04-15 日本電気株式会社 ダイナミックｒａｍ装置
JP2988804B2 (ja) * 1993-03-19 1999-12-13 株式会社東芝 半導体メモリ装置
US5559752A (en) * 1995-08-14 1996-09-24 Alliance Semiconductor Corporation Timing control circuit for synchronous static random access memory
JPH09288614A (ja) * 1996-04-22 1997-11-04 Mitsubishi Electric Corp 半導体集積回路装置、半導体記憶装置およびそのための制御回路
TW340262B (en) * 1996-08-13 1998-09-11 Fujitsu Ltd Semiconductor device, system consisting of semiconductor devices and digital delay circuit
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
JP3255282B2 (ja) * 1998-01-13 2002-02-12 日本電気株式会社 半導体記憶装置
JP3221483B2 (ja) * 1998-02-25 2001-10-22 日本電気株式会社 半導体記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813525B1 (ko) 2005-12-27 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법
KR100967111B1 (ko) * 2008-11-06 2010-07-05 주식회사 하이닉스반도체 반도체 메모리 장치
US7835180B2 (en) 2008-11-06 2010-11-16 Hynix Semiconductor Inc. Semiconductor memory device
KR101043731B1 (ko) * 2008-12-30 2011-06-24 주식회사 하이닉스반도체 반도체 메모리 장치
US8270236B2 (en) 2008-12-30 2012-09-18 Hynix Semiconductor Inc. Semiconductor memory device

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