JP2979185B2 - ブロックライト制御機能を有するシンクロナスグラフィックｒａｍ - Google Patents
ブロックライト制御機能を有するシンクロナスグラフィックｒａｍInfo
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
-
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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Landscapes
- Engineering & Computer Science (AREA)
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- Static Random-Access Memory (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明はブロックライト制御
機能を有するシンクロナスグラフィックＲＡＭ（SGRAM;
Synchronous Graphic Random Access Memory）に関す
る。
機能を有するシンクロナスグラフィックＲＡＭ（SGRAM;
Synchronous Graphic Random Access Memory）に関す
る。
【０００２】
【従来の技術】一般に、半導体メモリにデータを書き込
もうとする時には、先ずワードラインとビットラインを
選択した後、前記各ラインにより選択されたセルにデー
タラインを介して入力されたデータを格納する。
もうとする時には、先ずワードラインとビットラインを
選択した後、前記各ラインにより選択されたセルにデー
タラインを介して入力されたデータを格納する。
【０００３】データの格納及び読み込みをする際、デー
タはビットラインセンスアンプを介し増幅されて書き込
み及び読み込みされるが、この際、データをセルに書き
込む方式にはノーマルライト方式と、ブロックライト方
式がある。
タはビットラインセンスアンプを介し増幅されて書き込
み及び読み込みされるが、この際、データをセルに書き
込む方式にはノーマルライト方式と、ブロックライト方
式がある。
【０００４】ノーマルライト方式は、一つのワードライ
ンと一つのビットラインにより選択された単一セルにデ
ータを格納する方式であり、ブロックライト方式は、一
つのワードラインと交差する複数個のビットラインによ
り選択された複数個のセルにデータを格納する方式であ
る。
ンと一つのビットラインにより選択された単一セルにデ
ータを格納する方式であり、ブロックライト方式は、一
つのワードラインと交差する複数個のビットラインによ
り選択された複数個のセルにデータを格納する方式であ
る。
【０００５】このような格納方式を用いてデータがセル
に格納される過程を概略的に考察してみれば、外部アド
レスがアドレスバッファを介しプリデコーダに入力さ
れ、このプリデコーダの出力はデコーダに入力される。
に格納される過程を概略的に考察してみれば、外部アド
レスがアドレスバッファを介しプリデコーダに入力さ
れ、このプリデコーダの出力はデコーダに入力される。
【０００６】この過程はコラムアドレスとローアドレス
により同様に行われ、前記のようなアドレスにより選択
されたセルにデータが書き込み及び読み込みされるもの
であり、既に公知の事項なので詳細な説明は省略する。
により同様に行われ、前記のようなアドレスにより選択
されたセルにデータが書き込み及び読み込みされるもの
であり、既に公知の事項なので詳細な説明は省略する。
【０００７】前記の各データ格納方式（ノーマルライト
及びブロックライト）は、ビットラインとデータライン
をスイッチィングするコラムデコーダのイネーブルパル
ス幅が互いに異なるためにそれぞれに対し別途の制御を
必要とするが、従来はこのような別途の制御を行うこと
ができず全ての動作サイクルにおいてコラムデコーダの
イネーブルパルス幅が同一であった。
及びブロックライト）は、ビットラインとデータライン
をスイッチィングするコラムデコーダのイネーブルパル
ス幅が互いに異なるためにそれぞれに対し別途の制御を
必要とするが、従来はこのような別途の制御を行うこと
ができず全ての動作サイクルにおいてコラムデコーダの
イネーブルパルス幅が同一であった。
【０００８】コラムデコーダのイネーブルパルス幅を制
御する従来のコラムプリデコーダスイッチィング部２０
は、図１に示すように、次のような構成要素から成る。
御する従来のコラムプリデコーダスイッチィング部２０
は、図１に示すように、次のような構成要素から成る。
【０００９】ＲＡＭへの読み込み及び書き込み動作を行
う時にイネーブルされる“CASATV”信号と遅延部を経た
信号とを論理演算するナンドゲートNAND1、ナンドゲー
トNAND1を介し出力された信号を反転するインバータ（I
NT20、INT21）、インバータINT21を介し出力された信号
を再反転してコラムプリデコーダをスイッチィングする
最終信号“EXTYAT”を出力するインバータINT22、イン
バータINT22から出力される最終信号の帰還信号を反転
するインバータINT23、インバータINT23の出力を（入力
端子Ａを介して）受信して一定時間遅延させ、ナンドゲ
ートNAND1の一方の端子（端子Ｂを介して）に信号を出
力する遅延部１０、遅延部１０の出力を共通に入力され
反転する各インバータ（INT24、25、26）、インバータI
NT24の出力をゲートに入力し一方の端子はインバータIN
T20の出力側と連結するＮＭＯＳ型トランジスタN20、イ
ンバータINT25の出力をゲートに入力され一方の端子は
インバータINT21の出力側と連結するＰＭＯＳ型トラン
ジスタP20、インバータINT26の出力をゲートに入力され
ながら一方の端子はインバータINT22の出力側と連結す
るＮＭＯＳ型トランジスタN21、等からなる。
う時にイネーブルされる“CASATV”信号と遅延部を経た
信号とを論理演算するナンドゲートNAND1、ナンドゲー
トNAND1を介し出力された信号を反転するインバータ（I
NT20、INT21）、インバータINT21を介し出力された信号
を再反転してコラムプリデコーダをスイッチィングする
最終信号“EXTYAT”を出力するインバータINT22、イン
バータINT22から出力される最終信号の帰還信号を反転
するインバータINT23、インバータINT23の出力を（入力
端子Ａを介して）受信して一定時間遅延させ、ナンドゲ
ートNAND1の一方の端子（端子Ｂを介して）に信号を出
力する遅延部１０、遅延部１０の出力を共通に入力され
反転する各インバータ（INT24、25、26）、インバータI
NT24の出力をゲートに入力し一方の端子はインバータIN
T20の出力側と連結するＮＭＯＳ型トランジスタN20、イ
ンバータINT25の出力をゲートに入力され一方の端子は
インバータINT21の出力側と連結するＰＭＯＳ型トラン
ジスタP20、インバータINT26の出力をゲートに入力され
ながら一方の端子はインバータINT22の出力側と連結す
るＮＭＯＳ型トランジスタN21、等からなる。
【００１０】遅延部１０は、図２に示すように入力端子
Ａを介し入力された信号を反転する複数個のインバータ
（INT11、INT12、INT13、INT14）を含み、このインバー
タの個数は設計者の意図により変更可能であり、直列に
接続された各インバータ（INT11、INT12、INT13、INT1
4）の間に遅延量を調節するためのキャパシタを設置す
ることもできる。
Ａを介し入力された信号を反転する複数個のインバータ
（INT11、INT12、INT13、INT14）を含み、このインバー
タの個数は設計者の意図により変更可能であり、直列に
接続された各インバータ（INT11、INT12、INT13、INT1
4）の間に遅延量を調節するためのキャパシタを設置す
ることもできる。
【００１１】前記のように構成されたコラムプリデコー
ダスイッチィング部２０は、次のように動作する。
ダスイッチィング部２０は、次のように動作する。
【００１２】ナンドゲートNAND1に入力される“CASAT
V”信号は前述した通りＲＡＭで読み込み及び書き込み
動作を行う際、起動信号として‘ハイ’に励起される。
V”信号は前述した通りＲＡＭで読み込み及び書き込み
動作を行う際、起動信号として‘ハイ’に励起される。
【００１３】最初にこの“CASATV”信号はロー値で入力
され、これに従いナンドゲートNAND1と各インバータ（I
NT20、21、22）を経て最終出力される“EXTYAT”信号は
ロー値になる。
され、これに従いナンドゲートNAND1と各インバータ（I
NT20、21、22）を経て最終出力される“EXTYAT”信号は
ロー値になる。
【００１４】このような状態で、読み書き指令により
“CASATV”信号がハイで入力されるとナンドゲートNAND
1と、それぞれのインバータ(INT20、INT21、INT22)を経
て、“EXTYAT”信号はハイ状態になる。
“CASATV”信号がハイで入力されるとナンドゲートNAND
1と、それぞれのインバータ(INT20、INT21、INT22)を経
て、“EXTYAT”信号はハイ状態になる。
【００１５】この際、各ＭＯＳ型トランジスタ（N20、N
21、N20）の動作状態はインバータINT24の出力が‘ロ
ー’、インバータINT25の出力が‘ハイ’、インバータI
NT26の出力が‘ロー’になるため全てターンオフ状態に
なる。
21、N20）の動作状態はインバータINT24の出力が‘ロ
ー’、インバータINT25の出力が‘ハイ’、インバータI
NT26の出力が‘ロー’になるため全てターンオフ状態に
なる。
【００１６】このように“EXTYAT”の信号がハイ値で出
力されると、前記信号により動作が制御されるコラムプ
リデコーダが動作することになるのである。
力されると、前記信号により動作が制御されるコラムプ
リデコーダが動作することになるのである。
【００１７】次いで、前記“EXTYAT”信号は帰還し再び
インバータINT23に入力されこの信号は反転されてロー
値になった後、遅延部１０に入力された後、遅延部１０
内部のインバータ個数だけ遅延する。
インバータINT23に入力されこの信号は反転されてロー
値になった後、遅延部１０に入力された後、遅延部１０
内部のインバータ個数だけ遅延する。
【００１８】そして、遅延部１０から出力された値は各
ＭＯＳ型トランジスタの状態を制御するそれぞれのイン
バータ(INT24、INT25、INT26)に入力され、これに伴い全
てのＭＯＳ型トランジスタ（N20、P20、N21）はターン
オンされることになり、“EXTYAT”信号の出力は再びロ
ー状態になり作動しなくなる。
ＭＯＳ型トランジスタの状態を制御するそれぞれのイン
バータ(INT24、INT25、INT26)に入力され、これに伴い全
てのＭＯＳ型トランジスタ（N20、P20、N21）はターン
オンされることになり、“EXTYAT”信号の出力は再びロ
ー状態になり作動しなくなる。
【００１９】このような過程を通して次のことが分か
る。即ち、“EXTYAT”信号は“CASATV”信号によりハイ
に立ち上げられた後、インバータINT23と遅延部１０及
びインバータ(INT24、INT25、INT26)を経由するのに費や
される時間遅延後、ローに立ち下げられる。
る。即ち、“EXTYAT”信号は“CASATV”信号によりハイ
に立ち上げられた後、インバータINT23と遅延部１０及
びインバータ(INT24、INT25、INT26)を経由するのに費や
される時間遅延後、ローに立ち下げられる。
【００２０】図３は、従来のシンクロナスグラフィック
ＲＡＭのコラムプリデコーダ部詳細回路図である。
ＲＡＭのコラムプリデコーダ部詳細回路図である。
【００２１】コラムプリデコーダ部は、前記コラムプリ
デコーダスイッチィング部２０から出力する“EXTYAT”
信号にそれぞれゲートが連結したＰＭＯＳ型トランジス
タP30及びＮＭＯＳ型トランジスタN30、ノード１の値を
反転させるインバータINT30、前記ＮＭＯＳ型トランジ
スタN30の片側端子に連結され、複数個のＮＭＯＳ型ト
ランジスタ(N31、N32、N33)でなる外部より入力されたア
ドレスを出力するアドレス出力バッファ３１と、インバ
ータINT30の出力をゲートに入力され片側端子はノード
１に連結したＰＭＯＳ型トランジスタP31、インバータI
NT30の出力を再反転させアドレス出力バッファ３１より
出力したアドレスを最終出力させるインバータINT31、
等から構成される。
デコーダスイッチィング部２０から出力する“EXTYAT”
信号にそれぞれゲートが連結したＰＭＯＳ型トランジス
タP30及びＮＭＯＳ型トランジスタN30、ノード１の値を
反転させるインバータINT30、前記ＮＭＯＳ型トランジ
スタN30の片側端子に連結され、複数個のＮＭＯＳ型ト
ランジスタ(N31、N32、N33)でなる外部より入力されたア
ドレスを出力するアドレス出力バッファ３１と、インバ
ータINT30の出力をゲートに入力され片側端子はノード
１に連結したＰＭＯＳ型トランジスタP31、インバータI
NT30の出力を再反転させアドレス出力バッファ３１より
出力したアドレスを最終出力させるインバータINT31、
等から構成される。
【００２２】上記のように構成されたコラムプリデコー
ダ部３０は、“EXTYAT”信号値に従って動作し、アドレ
ス出力バッファ３１から出力される（この際、入力のA
i、Aj、Akの値は全てハイ状態である）アドレスをコラ
ムデコーダ部（図示せず）において出力するが、“EXTY
AT”信号がロー状態であればノード１の状態がハイにプ
リチャージされこれに伴い出力端（ロー状態に起動）は
ハイに立ち上げられ、“EXTYAT”信号がハイに立ち上げ
られて、ノード１の状態が無効化され出力端はローに立
ち下げられる。
ダ部３０は、“EXTYAT”信号値に従って動作し、アドレ
ス出力バッファ３１から出力される（この際、入力のA
i、Aj、Akの値は全てハイ状態である）アドレスをコラ
ムデコーダ部（図示せず）において出力するが、“EXTY
AT”信号がロー状態であればノード１の状態がハイにプ
リチャージされこれに伴い出力端（ロー状態に起動）は
ハイに立ち上げられ、“EXTYAT”信号がハイに立ち上げ
られて、ノード１の状態が無効化され出力端はローに立
ち下げられる。
【００２３】コラムデコーダ部では、前述のように入力
されるアドレスをデコーディングしてメモリセルにデー
タを格納できるようセルを選択しているが、これは本発
明の本筋ではなく、また既に公知の事柄のため説明を省
略する。
されるアドレスをデコーディングしてメモリセルにデー
タを格納できるようセルを選択しているが、これは本発
明の本筋ではなく、また既に公知の事柄のため説明を省
略する。
【００２４】図４は、従来よりのシンクロナスグラフィ
ックＲＡＭのビットラインセンスアンプ部及びそのドラ
イバ段と、これらの動作を制御するセンスアンプ駆動制
御信号（以下SATと称する）を示す回路図であり、ここ
で“SAT”信号はシンクロナスＤ−ＲＡＭでロー起動命
令によりローからハイに立ち上げられ、プリチャージ命
令によりローとなる信号である。
ックＲＡＭのビットラインセンスアンプ部及びそのドラ
イバ段と、これらの動作を制御するセンスアンプ駆動制
御信号（以下SATと称する）を示す回路図であり、ここ
で“SAT”信号はシンクロナスＤ−ＲＡＭでロー起動命
令によりローからハイに立ち上げられ、プリチャージ命
令によりローとなる信号である。
【００２５】回路構成を見れば、前記“SAT”信号を反
転させるインバータINT40の出力端にゲートが連結した
ＰＭＯＳ型トランジスタP40と、“SAT”信号を反転させ
るインバータ（INT41、INT42）の出力端にゲートが連結
したＮＭＯＳ型トランジスタN40でなるビットラインセ
ンスアンプのドライバ段４０、ＰＭＯＳ型トランジスタ
P40及びＮＭＯＳ型トランジスタN40のターンオンに伴
い、ビットライン（BL、／BL）に設置されたデータを増
幅する数個のビットラインセンスアンプ部４１、及びビ
ットラインセンスアンプ部４１から出力するデータを格
納するセル領域４２を含む。
転させるインバータINT40の出力端にゲートが連結した
ＰＭＯＳ型トランジスタP40と、“SAT”信号を反転させ
るインバータ（INT41、INT42）の出力端にゲートが連結
したＮＭＯＳ型トランジスタN40でなるビットラインセ
ンスアンプのドライバ段４０、ＰＭＯＳ型トランジスタ
P40及びＮＭＯＳ型トランジスタN40のターンオンに伴
い、ビットライン（BL、／BL）に設置されたデータを増
幅する数個のビットラインセンスアンプ部４１、及びビ
ットラインセンスアンプ部４１から出力するデータを格
納するセル領域４２を含む。
【００２６】図５は、ビットラインセンスアンプ部４０
の詳細回路図である。ＰＭＯＳ型トランジスタP40及び
ＮＭＯＳ型トランジスタN40から出力するバイアス電圧
によりビットラインセンシングする第１及び第２の交差
結合ラッチ（４１−１、４１−２）と、コラムデコーダ
の電位状態Yiの入力に伴い、ビットライン（BL、／BL）
とデータライン（DL、／DB）をスイッチィングするスイ
ッチィング部（４１−３）、及びプリチャージ状態でビ
ットライン（BL、／BL）を定められた電位（VBLP）にプ
リチャージするビットラインプリチャージ部（４１−
４）とを含む。
の詳細回路図である。ＰＭＯＳ型トランジスタP40及び
ＮＭＯＳ型トランジスタN40から出力するバイアス電圧
によりビットラインセンシングする第１及び第２の交差
結合ラッチ（４１−１、４１−２）と、コラムデコーダ
の電位状態Yiの入力に伴い、ビットライン（BL、／BL）
とデータライン（DL、／DB）をスイッチィングするスイ
ッチィング部（４１−３）、及びプリチャージ状態でビ
ットライン（BL、／BL）を定められた電位（VBLP）にプ
リチャージするビットラインプリチャージ部（４１−
４）とを含む。
【００２７】前記のように構成及び動作する各部の働き
に基づき、使用者が格納しようとするデータがセルに格
納される。
に基づき、使用者が格納しようとするデータがセルに格
納される。
【００２８】しかし、上記のように構成されたメモリに
データを格納するためにノーマルライト方式と、ブロッ
クライト方式を全て適用するには問題があるが、これ
は、従来全ての動作サイクルでコラムデコーダの有効パ
ルス幅が同一のため、ノーマルライト時のコラムデコー
ダ有効パスル幅をブロックライトに適するよう増加させ
なければならないという問題がある。
データを格納するためにノーマルライト方式と、ブロッ
クライト方式を全て適用するには問題があるが、これ
は、従来全ての動作サイクルでコラムデコーダの有効パ
ルス幅が同一のため、ノーマルライト時のコラムデコー
ダ有効パスル幅をブロックライトに適するよう増加させ
なければならないという問題がある。
【００２９】
【発明が解決しようとする課題】従って、書き込みに要
する時間が増加して素子の性能を低下させることがあ
り、逆にコラムデコーダパルス幅をノーマルライトに合
わせた場合、安定したブロックライトが形成されないと
いった問題点があった。
する時間が増加して素子の性能を低下させることがあ
り、逆にコラムデコーダパルス幅をノーマルライトに合
わせた場合、安定したブロックライトが形成されないと
いった問題点があった。
【００３０】更に、セルにデータをライトする時にはビ
ットラインを反転させてデータをライトしなければなら
ないため電力を多く消費することになるが、特にブロッ
クライトの場合には８個のコラムデコーダが同時に起動
するので、８個のビットラインを反転させるための電力
消費が非常に大きいという問題点があった。
ットラインを反転させてデータをライトしなければなら
ないため電力を多く消費することになるが、特にブロッ
クライトの場合には８個のコラムデコーダが同時に起動
するので、８個のビットラインを反転させるための電力
消費が非常に大きいという問題点があった。
【００３１】従って、本発明の第１目的は上述した従来
問題点を解決するため、コラムデコーダイネーブルパル
ス幅を制御することができるよう、ブロックライト命令
により動作する信号を利用して安定したブロックライト
が行われるようすることにあり、本発明の第２目的は、
ビットラインセンスアンプにバイアス電位を供給するビ
ットラインセンスアンプドライバ段をブロックライト信
号に伴いターンオフさせることができるようにしてブロ
ックライト実施の際、多量に消費される電力を減少させ
ることにある。
問題点を解決するため、コラムデコーダイネーブルパル
ス幅を制御することができるよう、ブロックライト命令
により動作する信号を利用して安定したブロックライト
が行われるようすることにあり、本発明の第２目的は、
ビットラインセンスアンプにバイアス電位を供給するビ
ットラインセンスアンプドライバ段をブロックライト信
号に伴いターンオフさせることができるようにしてブロ
ックライト実施の際、多量に消費される電力を減少させ
ることにある。
【００３２】
【課題を解決するための手段】請求項１記載の発明は、
ブロックライト制御機能を有するシンクロナスグラフィ
ックＲＡＭにおいて、シンクロナスグラフィックＲＡＭ
は、コラムラインを選択するためのコラムデコーダ部
と、コラムデコーダ部の動作を制御する信号を出力する
コラムプリデコーダ部と、コラムプリデコーダ部の動作
を制御する信号を出力するコラムプリデコーダスイッチ
ィング部とを備えるとともに、プリデコーダスイッチィ
ング部は、コラムデコーダのイネーブルパルス幅制御を
介したブロックライト動作を行うことができるよう、リ
ード又はライト動作時イネーブルされる信号を入力され
る入力端と、入力信号をノーマルライトの場合とブロッ
クライトの場合とで区分し、可変的に遅延させる遅延部
と、遅延部を介した出力信号をコラムプリデコーダ部の
動作制御信号で最終出力する出力端とを備えること、を
特徴とする。
ブロックライト制御機能を有するシンクロナスグラフィ
ックＲＡＭにおいて、シンクロナスグラフィックＲＡＭ
は、コラムラインを選択するためのコラムデコーダ部
と、コラムデコーダ部の動作を制御する信号を出力する
コラムプリデコーダ部と、コラムプリデコーダ部の動作
を制御する信号を出力するコラムプリデコーダスイッチ
ィング部とを備えるとともに、プリデコーダスイッチィ
ング部は、コラムデコーダのイネーブルパルス幅制御を
介したブロックライト動作を行うことができるよう、リ
ード又はライト動作時イネーブルされる信号を入力され
る入力端と、入力信号をノーマルライトの場合とブロッ
クライトの場合とで区分し、可変的に遅延させる遅延部
と、遅延部を介した出力信号をコラムプリデコーダ部の
動作制御信号で最終出力する出力端とを備えること、を
特徴とする。
【００３３】また、請求項２記載の発明は、請求項１記
載のブロックライト制御機能を有するシンクロナスグラ
フィックＲＡＭにおいて、遅延部は、入力端子を介し入
力される信号を反転するそれぞれのインバータと、ブロ
ックライト信号に従い入力信号を遅延させる各遅延部を
選択的にスイッチィングするスイッチィング部と、スイ
ッチィング部の動作に従いそれぞれ入力信号を所定の時
間の間遅延させ出力する、第１及び第２遅延部と、を備
えることを特徴とし、また、請求項３記載の発明は、請
求項２記載のブロックライト制御機能を有するシンクロ
ナスグラフィックＲＡＭにおいて、スイッチィング部
は、ブロックライト信号状態に従い動作制御され、イン
バータの出力を第１遅延部に伝える第１伝達ゲートと、
入力されたブロックライト信号を反転させるインバー
タ、及びブロックライト信号入力端の間に接続され、ブ
ロックライト信号状態に従い動作制御されて前記インバ
ータの出力を第２遅延部に伝える第２伝達ゲートと、を
備えることを特徴とする。
載のブロックライト制御機能を有するシンクロナスグラ
フィックＲＡＭにおいて、遅延部は、入力端子を介し入
力される信号を反転するそれぞれのインバータと、ブロ
ックライト信号に従い入力信号を遅延させる各遅延部を
選択的にスイッチィングするスイッチィング部と、スイ
ッチィング部の動作に従いそれぞれ入力信号を所定の時
間の間遅延させ出力する、第１及び第２遅延部と、を備
えることを特徴とし、また、請求項３記載の発明は、請
求項２記載のブロックライト制御機能を有するシンクロ
ナスグラフィックＲＡＭにおいて、スイッチィング部
は、ブロックライト信号状態に従い動作制御され、イン
バータの出力を第１遅延部に伝える第１伝達ゲートと、
入力されたブロックライト信号を反転させるインバー
タ、及びブロックライト信号入力端の間に接続され、ブ
ロックライト信号状態に従い動作制御されて前記インバ
ータの出力を第２遅延部に伝える第２伝達ゲートと、を
備えることを特徴とする。
【００３４】この請求項１乃至３記載の発明によれば、
ブロックライト制御機能を有するシンクロナスグラフィ
ックＲＡＭが、コラムラインを選択するためのコラムデ
コーダ部と、コラムデコーダ部の動作を制御する信号を
出力するコラムプリデコーダ部と、コラムプリデコーダ
部の動作を制御する信号を出力するコラムプリデコーダ
スイッチィング部とを備え、また、コラムのプリデコー
ダスイッチィング部、プリデコーダスイッチィング部の
遅延部、及び遅延部のスイッチィング部が、上記構成を
有することにより、ブロックライト制御機能を有するシ
ンクロナスグラフィックＲＡＭにおいて、データを格納
するための方式であるノーマルライト方式とブロックラ
イト方式を区分し、ブロックライトの時にはコラムデコ
ーダのイネーブル間隔を緩やかに制御することにより、
ブロックライト命令により動作する信号を利用した安定
なブロックライトを行うことが可能となる。
ブロックライト制御機能を有するシンクロナスグラフィ
ックＲＡＭが、コラムラインを選択するためのコラムデ
コーダ部と、コラムデコーダ部の動作を制御する信号を
出力するコラムプリデコーダ部と、コラムプリデコーダ
部の動作を制御する信号を出力するコラムプリデコーダ
スイッチィング部とを備え、また、コラムのプリデコー
ダスイッチィング部、プリデコーダスイッチィング部の
遅延部、及び遅延部のスイッチィング部が、上記構成を
有することにより、ブロックライト制御機能を有するシ
ンクロナスグラフィックＲＡＭにおいて、データを格納
するための方式であるノーマルライト方式とブロックラ
イト方式を区分し、ブロックライトの時にはコラムデコ
ーダのイネーブル間隔を緩やかに制御することにより、
ブロックライト命令により動作する信号を利用した安定
なブロックライトを行うことが可能となる。
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【発明の実施の形態】以下、図を参照しつつ本発明に係
わるシンクロナスグラフィックＲＡＭの実施の形態の詳
細を説明する。先ず、本実施の形態の構成について説明
する。コラムプリデコーダスイッチィング部内の遅延部
を制御し、コラムデコーダイネーブルパルス幅を制御す
る方式を説明すれば、これは図６に示すように、遅延部
の入力端子Ａを介して入力された信号を反転する各イン
バータ（INT50、51）と、ブロックライト信号（/BW）に
従い前記入力信号を遅延させる遅延部（５１、５２）を
選択的にスイッチィングするスイッチィング部５０と、
前記スイッチィング部５０の動作に伴いそれぞれ入力信
号を所定時間の間、遅延させて出力する第１及び第２遅
延部（５１、５２）を含む。
わるシンクロナスグラフィックＲＡＭの実施の形態の詳
細を説明する。先ず、本実施の形態の構成について説明
する。コラムプリデコーダスイッチィング部内の遅延部
を制御し、コラムデコーダイネーブルパルス幅を制御す
る方式を説明すれば、これは図６に示すように、遅延部
の入力端子Ａを介して入力された信号を反転する各イン
バータ（INT50、51）と、ブロックライト信号（/BW）に
従い前記入力信号を遅延させる遅延部（５１、５２）を
選択的にスイッチィングするスイッチィング部５０と、
前記スイッチィング部５０の動作に伴いそれぞれ入力信
号を所定時間の間、遅延させて出力する第１及び第２遅
延部（５１、５２）を含む。
【００４１】前記スイッチィング部５０はノード２とノ
ード３の間に接続され、ブロックライト（/BW）信号状
態に伴い動作制御されて前記インバータ（INT51）の出
力を第１遅延部５１に伝える第１伝達ゲート（MN1、MP
1）と、入力されたブロックライト信号（/BW）を反転さ
せるインバータINT50-1、及びノード４とブロックライ
ト信号（/BW）入力端の間に接続され、ブロックライト
信号（/BW）の状態に伴い動作制御されて前記インバー
タINT51の出力を第２遅延部５２に伝える第２伝達ゲー
ト（MN2、MP2）を含む。
ード３の間に接続され、ブロックライト（/BW）信号状
態に伴い動作制御されて前記インバータ（INT51）の出
力を第１遅延部５１に伝える第１伝達ゲート（MN1、MP
1）と、入力されたブロックライト信号（/BW）を反転さ
せるインバータINT50-1、及びノード４とブロックライ
ト信号（/BW）入力端の間に接続され、ブロックライト
信号（/BW）の状態に伴い動作制御されて前記インバー
タINT51の出力を第２遅延部５２に伝える第２伝達ゲー
ト（MN2、MP2）を含む。
【００４２】この際、前記第２遅延部５２の最終出力は
帰還されて前記第１遅延部５１の入力端（ノード３部
分）に再入力され、また、各遅延部（５１、５２）は各
インバータ（INT51−1、51−2、INT52−1〜INT52−4）等
でなり、このインバータ等の個数は設計者側の必要に応
じて調整可能である。
帰還されて前記第１遅延部５１の入力端（ノード３部
分）に再入力され、また、各遅延部（５１、５２）は各
インバータ（INT51−1、51−2、INT52−1〜INT52−4）等
でなり、このインバータ等の個数は設計者側の必要に応
じて調整可能である。
【００４３】さらに、前記各伝達ゲート（MN1、MP1／MN
2、MP2）の連結状態を詳細にみれば、第１伝達ゲート
（MN1、MP1）のＮＭＯＳゲート側はブロックライト信号
入力端に連結され、ＰＭＯＳゲート側はインバータINT5
0-1の出力端に連結され、ドレイン−ソースはインバー
タINT51とインバータINT51-1の間に連結される。
2、MP2）の連結状態を詳細にみれば、第１伝達ゲート
（MN1、MP1）のＮＭＯＳゲート側はブロックライト信号
入力端に連結され、ＰＭＯＳゲート側はインバータINT5
0-1の出力端に連結され、ドレイン−ソースはインバー
タINT51とインバータINT51-1の間に連結される。
【００４４】また、第２伝達ゲート（MN2、MP2）のＮＭ
ＯＳゲート側は前記インバータINT50-1の出力端に連結
され、ＰＭＯＳゲート側はブロックライト信号入力端に
連結される。
ＯＳゲート側は前記インバータINT50-1の出力端に連結
され、ＰＭＯＳゲート側はブロックライト信号入力端に
連結される。
【００４５】前記のように構成された遅延部の動作過程
を考察してみれば、ＲＡＭにブロックライトを行う場
合、前記ブロックライト（/BW）信号がロー状態に起動
されてスイッチィング部５０に入力される。
を考察してみれば、ＲＡＭにブロックライトを行う場
合、前記ブロックライト（/BW）信号がロー状態に起動
されてスイッチィング部５０に入力される。
【００４６】次いで、スイッチィング部５０の内部で
は、第１伝達ゲート（MN1、MP1）がターンオフされると
共に第２伝達ゲート（MN2、MP2）がターンオフされ、イ
ンバータINT51を経た入力信号は第２遅延部５０に入力
された後、所定時間ほど遅延されてから再びフィードバ
ックされて第１遅延部５１に入力された後、最終出力
（端子Ｂを介して）される。従って、ブロックライトの
時にはコラムプリデコーダのスイッチィング状態をさら
に緩やかにスイッチィングすることができる。
は、第１伝達ゲート（MN1、MP1）がターンオフされると
共に第２伝達ゲート（MN2、MP2）がターンオフされ、イ
ンバータINT51を経た入力信号は第２遅延部５０に入力
された後、所定時間ほど遅延されてから再びフィードバ
ックされて第１遅延部５１に入力された後、最終出力
（端子Ｂを介して）される。従って、ブロックライトの
時にはコラムプリデコーダのスイッチィング状態をさら
に緩やかにスイッチィングすることができる。
【００４７】以上のように説明した動作過程に関するタ
イミングを、図７に示したタイミング図をみながら説明
すれば下記の通りである。
イミングを、図７に示したタイミング図をみながら説明
すれば下記の通りである。
【００４８】図７（Ａ）のクロック（CLK）の周期に連
動してシステムは動作する。クロックの立ち上がりに合
わせてロー状態の起動命令（ローアクティブ）が入力さ
れると、‘SAT’信号（図７（Ｂ））がハイ状態に励起
され、この励起に伴いＰ−バイアス（図７（Ｃ））とＮ
−バイアス（図７（Ｄ））に電流が供給される。各バイ
アスには最初Vdd／２の電圧が印加されている。
動してシステムは動作する。クロックの立ち上がりに合
わせてロー状態の起動命令（ローアクティブ）が入力さ
れると、‘SAT’信号（図７（Ｂ））がハイ状態に励起
され、この励起に伴いＰ−バイアス（図７（Ｃ））とＮ
−バイアス（図７（Ｄ））に電流が供給される。各バイ
アスには最初Vdd／２の電圧が印加されている。
【００４９】このような状態でブロックライト命令が入
力されると、図７（Ｅ）の‘CASATV’信号と図７（Ｆ）
のブロックライト（/BW）信号が起動状態となり、前記
‘CASATV’信号が起動するとコラムプリデコーダをスイ
ッチィングする信号である図７（Ｆ）の‘EXTYAT’信号
が起動される。
力されると、図７（Ｅ）の‘CASATV’信号と図７（Ｆ）
のブロックライト（/BW）信号が起動状態となり、前記
‘CASATV’信号が起動するとコラムプリデコーダをスイ
ッチィングする信号である図７（Ｆ）の‘EXTYAT’信号
が起動される。
【００５０】これに伴いコラムプリデコーダ部に入力さ
れたアドレス信号が第１次のデコーディング後、ブロッ
クライト信号が起動状態の間、コラムデコーダ部に出力
されて完全にデコードされ、前記ブロックライト信号の
起動可否に従い遅延部の動作時間と、図７（Ｅ）と図７
（Ｆ）の信号起動状態を制御することにより、最終的に
コラムデコーダの有効周期を制御することになる。
れたアドレス信号が第１次のデコーディング後、ブロッ
クライト信号が起動状態の間、コラムデコーダ部に出力
されて完全にデコードされ、前記ブロックライト信号の
起動可否に従い遅延部の動作時間と、図７（Ｅ）と図７
（Ｆ）の信号起動状態を制御することにより、最終的に
コラムデコーダの有効周期を制御することになる。
【００５１】また、プリチャージ命令の入力によりワン
サイクルの読み書きの動作が完了する。前記タイミング
図は一つのコラムデコーダ部からのアドレス出力を表わ
したもので、ブロックライト動作のために８個のコラム
デコーダが動作するので、同一サイクルで動作するコラ
ムデコーダから同時に８個のアドレスが出力される。
サイクルの読み書きの動作が完了する。前記タイミング
図は一つのコラムデコーダ部からのアドレス出力を表わ
したもので、ブロックライト動作のために８個のコラム
デコーダが動作するので、同一サイクルで動作するコラ
ムデコーダから同時に８個のアドレスが出力される。
【００５２】一方、ビットラインセンスアンプ部４１及
びドライバ段６０をターンオフさせ、ブロックライト動
作の際に過度に消費される電力を減少させるための構成
をみればこれは図８に示すように、ブロックライト信号
と‘SAT’信号を入力し、ブロックライト実施の際、Ｐ
ＭＯＳトランジスタ（P60）とＮＭＯＳトランジスタ（N
60）のバイアス電位をブロックライト実施の間遮断する
ナンドゲートNAND2、前記ナンドゲートNAND2の出力を反
転させＰＭＯＳ（P60）に入力する各インバータ（INT6
0、INT61）、前記ナンドゲートNAND2の出力を反転させ
ＮＭＯＳ（N60）に入力するインバータINT62、ビットラ
イン（BL，／BL）に設置したデータを増幅する数個から
なるビットラインセンスアンプ部４１、及び前記ビット
ラインセンスアンプ部４１から出力するデータを格納す
るセル領域４２、等からなる。
びドライバ段６０をターンオフさせ、ブロックライト動
作の際に過度に消費される電力を減少させるための構成
をみればこれは図８に示すように、ブロックライト信号
と‘SAT’信号を入力し、ブロックライト実施の際、Ｐ
ＭＯＳトランジスタ（P60）とＮＭＯＳトランジスタ（N
60）のバイアス電位をブロックライト実施の間遮断する
ナンドゲートNAND2、前記ナンドゲートNAND2の出力を反
転させＰＭＯＳ（P60）に入力する各インバータ（INT6
0、INT61）、前記ナンドゲートNAND2の出力を反転させ
ＮＭＯＳ（N60）に入力するインバータINT62、ビットラ
イン（BL，／BL）に設置したデータを増幅する数個から
なるビットラインセンスアンプ部４１、及び前記ビット
ラインセンスアンプ部４１から出力するデータを格納す
るセル領域４２、等からなる。
【００５３】前述のように構成されたビットラインセン
スアンプ部４１及びドライバ段６０の駆動状態を説明す
れば、ブロックライト動作を実施する場合、前記ブロッ
クライト（/BW）信号が‘ロー’に起動されながらナン
ドゲートNAND2に入力され、現在ＲＡＭが動作をする状
態のために‘SAT’信号は‘ハイ’で入力される。これ
に伴い、ナンドゲートNAND2の出力は‘ハイ’で出力さ
れて各ＭＯＳトランジスタは全てターンオフされ、ブロ
ックライト動作のために多量に消費される電力を多少低
減させる効果を得る。
スアンプ部４１及びドライバ段６０の駆動状態を説明す
れば、ブロックライト動作を実施する場合、前記ブロッ
クライト（/BW）信号が‘ロー’に起動されながらナン
ドゲートNAND2に入力され、現在ＲＡＭが動作をする状
態のために‘SAT’信号は‘ハイ’で入力される。これ
に伴い、ナンドゲートNAND2の出力は‘ハイ’で出力さ
れて各ＭＯＳトランジスタは全てターンオフされ、ブロ
ックライト動作のために多量に消費される電力を多少低
減させる効果を得る。
【００５４】この際、ナンドゲートNAND2によりバイア
ス電位が遮断されるそれぞれのＭＯＳトランジスタは、
一つのワードラインに交差する全てのビットラインセン
スアンプドライバ段を遮断したり、或いはその一部分の
み遮断することもできる。
ス電位が遮断されるそれぞれのＭＯＳトランジスタは、
一つのワードラインに交差する全てのビットラインセン
スアンプドライバ段を遮断したり、或いはその一部分の
み遮断することもできる。
【００５５】また、ノーマルライト動作を行う時には従
来と同様な動作を行うため説明を省略する。
来と同様な動作を行うため説明を省略する。
【００５６】併せて、前記のような形式のブロックライ
ト時の電力消耗を減少させるための他のビットラインセ
ンスアンプドライバ段７０を見れば、図９に示すように
‘SAT’信号とブロックライト信号を入力し、ブロック
ライト実施の際に、第１のＰＭＯＳ型トランジスタと第
２のＮＭＯＳ型トランジスタのバイアス電位をブロック
ライト実施の間遮断するナンドゲートNAND70と、ナンド
ゲートNAND70の出力を反転させる各インバータ（INT7
0、INT71）の最終出力端に連結された第１のＭＯＳトラ
ンジスタP70と、‘SAT’信号を反転させるインバータIN
T72の出力端に連結された第２のＰＭＯＳトランジスタP
71と、‘SAT’信号を反転させる各インバータ（INT73、
INT74）の最終出力端に連結された第１のＮＭＯＳトラ
ンジスタN70、及び‘SAT’信号を反転させるインバータ
INT75の出力端に連結された第２のＮＭＯＳトランジス
タN71を含む。
ト時の電力消耗を減少させるための他のビットラインセ
ンスアンプドライバ段７０を見れば、図９に示すように
‘SAT’信号とブロックライト信号を入力し、ブロック
ライト実施の際に、第１のＰＭＯＳ型トランジスタと第
２のＮＭＯＳ型トランジスタのバイアス電位をブロック
ライト実施の間遮断するナンドゲートNAND70と、ナンド
ゲートNAND70の出力を反転させる各インバータ（INT7
0、INT71）の最終出力端に連結された第１のＭＯＳトラ
ンジスタP70と、‘SAT’信号を反転させるインバータIN
T72の出力端に連結された第２のＰＭＯＳトランジスタP
71と、‘SAT’信号を反転させる各インバータ（INT73、
INT74）の最終出力端に連結された第１のＮＭＯＳトラ
ンジスタN70、及び‘SAT’信号を反転させるインバータ
INT75の出力端に連結された第２のＮＭＯＳトランジス
タN71を含む。
【００５７】前述のような構成の動作はノーマルライト
の場合には、ブロックライト信号が起動しない状態のた
めナンドゲートNAND70の出力がローになり、これに伴い
各ＭＯＳトランジスタ（P70、P71、N70、N71）がターンオ
ンされてビットラインセンスアンプ側に電圧を供給す
る。
の場合には、ブロックライト信号が起動しない状態のた
めナンドゲートNAND70の出力がローになり、これに伴い
各ＭＯＳトランジスタ（P70、P71、N70、N71）がターンオ
ンされてビットラインセンスアンプ側に電圧を供給す
る。
【００５８】このような状態でブロックライト動作が実
施されると、前記ナンドゲートNAND70の出力がハイで出
力され、第１のＰＭＯＳトランジスタP70と第２のＮＭ
ＯＳトランジスタN71がターンオフされて残りのＭＯＳ
トランジスタ（P71、N70）等のみ動作することになる。
施されると、前記ナンドゲートNAND70の出力がハイで出
力され、第１のＰＭＯＳトランジスタP70と第２のＮＭ
ＯＳトランジスタN71がターンオフされて残りのＭＯＳ
トランジスタ（P71、N70）等のみ動作することになる。
【００５９】この際、前記のような方式でＭＯＳトラン
ジスタ等のターンオンターンオフを制御し、本発明で達
成しようとする目的に符合するようにするためには第１
のＰＭＯＳトランジスタP70のサイズに比べ第２ＰＭＯ
ＳトランジスタP71のサイズが非常に小さくなければな
らず（P70＞＞P71）、従って第２のＮＭＯＳトランジス
タN71のサイズに比べ第１ＮＭＯＳトランジスタN70のサ
イズが非常に小さくなければならないこと（N70＜＜N7
1）が要求される。
ジスタ等のターンオンターンオフを制御し、本発明で達
成しようとする目的に符合するようにするためには第１
のＰＭＯＳトランジスタP70のサイズに比べ第２ＰＭＯ
ＳトランジスタP71のサイズが非常に小さくなければな
らず（P70＞＞P71）、従って第２のＮＭＯＳトランジス
タN71のサイズに比べ第１ＮＭＯＳトランジスタN70のサ
イズが非常に小さくなければならないこと（N70＜＜N7
1）が要求される。
【００６０】これはブロックライトの際、非常に小さい
ＭＯＳドライバ（P71、N70）でＰ−バイアスとＮ−バイ
アスのフローティングを防止できるようにするためのも
のであり、これでブロックライト時に多量に消費する電
力を減少させることができる。
ＭＯＳドライバ（P71、N70）でＰ−バイアスとＮ−バイ
アスのフローティングを防止できるようにするためのも
のであり、これでブロックライト時に多量に消費する電
力を減少させることができる。
【００６１】以上で詳細に説明したように、本発明の実
施の形態によれば、ＤＲＡＭの一種であるシンクロナス
グラフィックＲＡＭ（SGRAM）にデータを格納するため
の方式であるノーマルライト方式とブロックライト方式
を区分し、ブロックライトの時にはコラムデコーダのイ
ネーブル間隔を緩やかに制御することにより、安定した
ブロックライトが可能である。更に、本発明ではブロッ
クライト動作時に、ビットラインセンスアンプドライバ
を一時的にターンオフさせ、ビットラインセンスアンプ
駆動電位であるＰバイアスとＮバイアスをフローティン
グさせることにより、センスアンプで駆動する電流が遮
断されメモリ装置の電力が減少する利点がある。
施の形態によれば、ＤＲＡＭの一種であるシンクロナス
グラフィックＲＡＭ（SGRAM）にデータを格納するため
の方式であるノーマルライト方式とブロックライト方式
を区分し、ブロックライトの時にはコラムデコーダのイ
ネーブル間隔を緩やかに制御することにより、安定した
ブロックライトが可能である。更に、本発明ではブロッ
クライト動作時に、ビットラインセンスアンプドライバ
を一時的にターンオフさせ、ビットラインセンスアンプ
駆動電位であるＰバイアスとＮバイアスをフローティン
グさせることにより、センスアンプで駆動する電流が遮
断されメモリ装置の電力が減少する利点がある。
【００６２】尚、本発明の実施例等は、例示の目的のた
め開示されたものであり、当業者であれば本発明の思想
と範囲内で多様な修正、変更、付加等が可能である。
め開示されたものであり、当業者であれば本発明の思想
と範囲内で多様な修正、変更、付加等が可能である。
【００６３】
【発明の効果】請求項１乃至３記載の発明によれば、ブ
ロックライト制御機能を有するシンクロナスグラフィッ
クＲＡＭにおいて、コラムデコーダイネーブルパルス幅
を制御することにより、ブロックライト命令により動作
する信号を利用した安定なブロックライトを行うことが
可能となる。
ロックライト制御機能を有するシンクロナスグラフィッ
クＲＡＭにおいて、コラムデコーダイネーブルパルス幅
を制御することにより、ブロックライト命令により動作
する信号を利用した安定なブロックライトを行うことが
可能となる。
【００６４】
【００６５】
【図１】従来のシンクロナスグラフィックＲＡＭのコラ
ム プリデコーダスイッチィング部を示す回路図。
ム プリデコーダスイッチィング部を示す回路図。
【図２】図１のプリデコーダスイッチィング部内の遅延
部を示す回路図。
部を示す回路図。
【図３】従来シンクロナスグラフィックＲＡＭのコラム
プリデコーダ部を示す回路図。
プリデコーダ部を示す回路図。
【図４】従来のシンクロナスグラフィックＲＡＭのビッ
トラインセンスアンプ及びドライバ段を示す回路図。
トラインセンスアンプ及びドライバ段を示す回路図。
【図５】従来のシンクロナスグラフィックＲＡＭのビッ
トラインセンスアンプの詳細回路図。
トラインセンスアンプの詳細回路図。
【図６】本発明によるシンクロナスグラフィックＲＡＭ
のコラムプリデコーダスイッチィング部内の遅延部を示
す回路図。
のコラムプリデコーダスイッチィング部内の遅延部を示
す回路図。
【図７】図６に基づく動作過程を説明するタイミング
図。
図。
【図８】本発明によるシンクロナスグラフィックＲＡＭ
のビットラインセンスアンプ及びドライバ段の回路図。
のビットラインセンスアンプ及びドライバ段の回路図。
【図９】本発明によるシンクロナスグラフィックＲＡＭ
の他のビットラインセンスアンプドライバ段の回路図。
の他のビットラインセンスアンプドライバ段の回路図。
４１ ビットラインセンスアンプ部 ４２ セル領域 ５０ スイッチィング部 ５１ 遅延部 ５２ 遅延部 ６０ ビットラインセンスアンプドライバ段 ７０ ビットラインセンスアンプドライバ段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｆ 27/108
Claims (3)
- 【請求項１】ブロックライト制御機能を有するシンクロ
ナスグラフィックＲＡＭにおいて、 前記シンクロナスグラフィックＲＡＭは、 コラムラインを選択するためのコラムデコーダ部と、 前記コラムデコーダ部の動作を制御する信号を出力する
コラムプリデコーダ部と、 前記コラムプリデコーダ部の動作を制御する信号を出力
するコラムプリデコーダスイッチング部とを備えるとと
もに、 前記プリデコーダスイッチング部は、 コラムデコーダのイネーブルパルス幅制御を介したブロ
ックライト動作を行うことができるよう、リード又はラ
イト動作時にイネーブルされる信号を入力する入力端
と、 入力信号をノーマルライトの場合とブロックライトの場
合とで区分し、可変的に遅延させる遅延部と、 前記遅延部を介した出力信号をコラムプリデコーダ部の
動作制御信号で最終出力する出力端とを備えること、 を特徴とするブロックライト制御機能を有するシンクロ
ナスグラフィックＲＡＭ。 - 【請求項２】前記遅延部は、 入力端子を介し入力される信号を反転する各インバータ
と、 ブロックライト信号に従い入力信号を遅延させる各遅延
部を選択的にスイッチングするスイッチング部と、 前記スイッチングの動作に従いそれぞれの入力信号を所
定の時間の間遅延させ出力する第１及び第２の遅延部
と、 を備えることを特徴とする請求項１記載のブロックライ
ト制御機能を有するシンクロナスグラフィックＲＡＭ。 - 【請求項３】前記スイッチング部は、 ブロックライト信号状態に従い動作制御され、インバー
タの出力を第１の遅延部に伝える第１の伝達ゲートと、 入力されたブロックライト信号を反転させるインバー
タ、及びブロックライト信号入力端の間に接続され、ブ
ロックライト信号状態に近い動作制御されて前記インバ
ータの出力を第２の遅延部に伝える第２の伝達ゲート
と、 を備えることを特徴とする請求項２記載のブロックライ
ト制御機能を有するシンクロナスグラフィックＲＡＭ。
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