JP3016753B2 - 半導体メモリ装置のローデコーダ - Google Patents
半導体メモリ装置のローデコーダInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のロー（row)デコーダに係るもので、詳しくは、プリデ
コーディングされたロー（row)アドレス信号により半導
体メモリのワードライン（word line)駆動装置及びワー
ドラインを夫々駆動し得る半導体メモリ装置のローデコ
ーダに関するものである。
のロー（row)デコーダに係るもので、詳しくは、プリデ
コーディングされたロー（row)アドレス信号により半導
体メモリのワードライン（word line)駆動装置及びワー
ドラインを夫々駆動し得る半導体メモリ装置のローデコ
ーダに関するものである。
【０００２】
【従来の技術】従来の半導体メモリ装置のローデコーダ
においては、米国特許第5,412,331 号に記載され、図５
に示したように、接地電圧ＶｓｓにNMOSトランジスタ
（Ｎ１、Ｎ２、Ｎ３）が夫々直列連結され、外部のプリ
デコーディング部（図示されず）から、出力するローア
ドレス信号ＤＲＡｉ、ＤＲＡｊ、ＤＲＡｋを夫々受け、
否定論理積演算して、デコーディングするデコーディン
グ部１５と、外部供給電圧Ｖｐｐと前記接地電圧Ｖｓｓ
間に直列に連結され、前記デコーディング部１５の出力
信号を反転して出力し、インバータの役割をするPMOSト
ランジスタＰ１及びNMOSトランジスタＮ４と、該反転さ
れた出力信号がゲートに印加され、前記外部供給電圧Ｖ
ｐｐはソースに印加され、ドレインが前記デコーディン
グ部１５の出力ノードｎ０と連結されてプルアップ機能
を行うPMOSトランジスタＰ２とを備えたラッチ部２５
と、該ラッチ部２５の出力ノードｎ１にドレインが連結
され、ソースに接地電圧Ｖｓｓが印加され、ゲートには
外部から入力するワードラインリセット信号（φＷＲ）
が印加されるNMOSトランジスタＮ５を備えてローデコー
ダの出力をリセットさせるリセット部３５と、から構成
され、外部のワードラインＷＬを駆動させるワードライ
ン駆動器（図示されず）と連結されていた。
においては、米国特許第5,412,331 号に記載され、図５
に示したように、接地電圧ＶｓｓにNMOSトランジスタ
（Ｎ１、Ｎ２、Ｎ３）が夫々直列連結され、外部のプリ
デコーディング部（図示されず）から、出力するローア
ドレス信号ＤＲＡｉ、ＤＲＡｊ、ＤＲＡｋを夫々受け、
否定論理積演算して、デコーディングするデコーディン
グ部１５と、外部供給電圧Ｖｐｐと前記接地電圧Ｖｓｓ
間に直列に連結され、前記デコーディング部１５の出力
信号を反転して出力し、インバータの役割をするPMOSト
ランジスタＰ１及びNMOSトランジスタＮ４と、該反転さ
れた出力信号がゲートに印加され、前記外部供給電圧Ｖ
ｐｐはソースに印加され、ドレインが前記デコーディン
グ部１５の出力ノードｎ０と連結されてプルアップ機能
を行うPMOSトランジスタＰ２とを備えたラッチ部２５
と、該ラッチ部２５の出力ノードｎ１にドレインが連結
され、ソースに接地電圧Ｖｓｓが印加され、ゲートには
外部から入力するワードラインリセット信号（φＷＲ）
が印加されるNMOSトランジスタＮ５を備えてローデコー
ダの出力をリセットさせるリセット部３５と、から構成
され、外部のワードラインＷＬを駆動させるワードライ
ン駆動器（図示されず）と連結されていた。
【０００３】以下、このように構成された従来の半導体
メモリ装置のローデコーダの動作について、説明する。
メモリ装置のローデコーダの動作について、説明する。
【０００４】先ず、ワードラインが選択されない動作時
には、ハイレベルのワードラインリセット信号（φＷ
Ｒ）によりNMOSトランジスタＮ５がターンオンされ、ラ
ッチ部２５とリセット部３５との間に連結された接続ノ
ードｎ１が接地電圧Ｖｓｓのローレベルにプルダウンさ
れて該当するワードライン駆動器はローレベルのリセッ
ト状態を維持する。
には、ハイレベルのワードラインリセット信号（φＷ
Ｒ）によりNMOSトランジスタＮ５がターンオンされ、ラ
ッチ部２５とリセット部３５との間に連結された接続ノ
ードｎ１が接地電圧Ｖｓｓのローレベルにプルダウンさ
れて該当するワードライン駆動器はローレベルのリセッ
ト状態を維持する。
【０００５】次いで、前記ローレベルの接続ノードｎ１
信号がゲートに印加されるとラッチ部２５のプルアップ
PMOSトランジスタＰ２がターンオンされ、該PMOSトラン
ジスタＰ２の出力端及びデコーディング部１５間の接続
ノードｎ０がハイレベルになり、前記ラッチ部２５のNM
OSトランジスタＮ４もターンオンされてローデコーダの
出力は継続してローレベルを維持する。
信号がゲートに印加されるとラッチ部２５のプルアップ
PMOSトランジスタＰ２がターンオンされ、該PMOSトラン
ジスタＰ２の出力端及びデコーディング部１５間の接続
ノードｎ０がハイレベルになり、前記ラッチ部２５のNM
OSトランジスタＮ４もターンオンされてローデコーダの
出力は継続してローレベルを維持する。
【０００６】そして、ワードラインが選択される動作時
には、前記ワードラインリセット信号（φＷＲ）がロー
レベルになって、該リセット信号が印加されると前記リ
セット部３５のNMOSトランジスタＮ５はターンオフさ
れ、プリデコーディングされた外部アドレス信号のＤＲ
Ａｉ、ＤＲＡｊ、ＤＲＡｋが全てハイレベルになると、
前記ラッチ部２５のインバータ機能を行うPMOSトランジ
スタＰ１及びNMOSトランジスタＮ４のゲートへの入力は
ローレベルになる。
には、前記ワードラインリセット信号（φＷＲ）がロー
レベルになって、該リセット信号が印加されると前記リ
セット部３５のNMOSトランジスタＮ５はターンオフさ
れ、プリデコーディングされた外部アドレス信号のＤＲ
Ａｉ、ＤＲＡｊ、ＤＲＡｋが全てハイレベルになると、
前記ラッチ部２５のインバータ機能を行うPMOSトランジ
スタＰ１及びNMOSトランジスタＮ４のゲートへの入力は
ローレベルになる。
【０００７】次いで、前記インバータの役割を行うPMOS
トランジスタＰ１がターンオンされると、ローデコーダ
の出力は外部供給電圧Ｖｐｐのハイレベルにプルアップ
され、該ローデコーダの出力信号により外部のワードラ
イン駆動器（図示されず）が駆動されて、該ワードライ
ン駆動器に連結されたワードラインＷＬが活性化され、
メモリセル（図示されず）に貯蔵されたデータが読取
り、又は、書込みされる。
トランジスタＰ１がターンオンされると、ローデコーダ
の出力は外部供給電圧Ｖｐｐのハイレベルにプルアップ
され、該ローデコーダの出力信号により外部のワードラ
イン駆動器（図示されず）が駆動されて、該ワードライ
ン駆動器に連結されたワードラインＷＬが活性化され、
メモリセル（図示されず）に貯蔵されたデータが読取
り、又は、書込みされる。
【０００８】このとき、前記ラッチ部２５の出力信号が
ゲートに印加するプルアップ用PMOSトランジスタＰ２は
ターンオフされ、インバータの役割を行う各MOS トラン
ジスタＰ１及びＮ４に入力する接続ノードｎ０の信号
は、否定論理積を行う各NMOSトランジスタ（Ｎ２、Ｎ
３、Ｎ４）の出力のみにより影響を受ける。
ゲートに印加するプルアップ用PMOSトランジスタＰ２は
ターンオフされ、インバータの役割を行う各MOS トラン
ジスタＰ１及びＮ４に入力する接続ノードｎ０の信号
は、否定論理積を行う各NMOSトランジスタ（Ｎ２、Ｎ
３、Ｎ４）の出力のみにより影響を受ける。
【０００９】
【発明が解決しようとする課題】然るに、このような従
来の半導体メモリ装置のローデコーダにおいては、前記
デコーディング部１５の各NMOSトランジスタＮ１、Ｎ
２、Ｎ３に入力するプリデコーディングされた各ローア
ドレス信号ＤＲＡｉ、ＤＲＡｊ、ＤＲＡｋよりも、プル
アップ用PMOSトランジスタＰ２に連結された外部供給電
圧Ｖｐｐのレベルの方が高いため、ワードラインの選択
動作時には、前記デコーディング部１５とラッチ部２５
間の接続ノードｎ０がハイレベルからローレベルへの遷
移が遅れ、前記各NMOSトランジスタＮ１、Ｎ２、Ｎ３及
びMOS トランジスタＰ１、Ｎ４を経て流れる電流量が増
加して消耗電力が多くなるという不都合な点があった。
来の半導体メモリ装置のローデコーダにおいては、前記
デコーディング部１５の各NMOSトランジスタＮ１、Ｎ
２、Ｎ３に入力するプリデコーディングされた各ローア
ドレス信号ＤＲＡｉ、ＤＲＡｊ、ＤＲＡｋよりも、プル
アップ用PMOSトランジスタＰ２に連結された外部供給電
圧Ｖｐｐのレベルの方が高いため、ワードラインの選択
動作時には、前記デコーディング部１５とラッチ部２５
間の接続ノードｎ０がハイレベルからローレベルへの遷
移が遅れ、前記各NMOSトランジスタＮ１、Ｎ２、Ｎ３及
びMOS トランジスタＰ１、Ｎ４を経て流れる電流量が増
加して消耗電力が多くなるという不都合な点があった。
【００１０】また、このような問題点を解決するために
は、プルアップ用の前記ラッチ部２５のPMOSトランジス
タＰ２よりも、プルダウン用の前記デコーディング部１
５の各NMOSトランジスタＮ１、Ｎ２、Ｎ３をより強化し
なければならない。このため、それらのNMOSトランジス
タＮ１、Ｎ２、Ｎ３の大きさを増大しなければならない
ため、半導体メモリの占有面積が増加するという不都合
な点があった。
は、プルアップ用の前記ラッチ部２５のPMOSトランジス
タＰ２よりも、プルダウン用の前記デコーディング部１
５の各NMOSトランジスタＮ１、Ｎ２、Ｎ３をより強化し
なければならない。このため、それらのNMOSトランジス
タＮ１、Ｎ２、Ｎ３の大きさを増大しなければならない
ため、半導体メモリの占有面積が増加するという不都合
な点があった。
【００１１】そこで、本発明の目的は、ローデコーダの
遷移速度を迅速にし、消耗電力を減らして半導体メモリ
のデータアクセス時間を短縮し得る半導体メモリ装置の
ローデコーダを提供しようとするものである。
遷移速度を迅速にし、消耗電力を減らして半導体メモリ
のデータアクセス時間を短縮し得る半導体メモリ装置の
ローデコーダを提供しようとするものである。
【００１２】
【課題を解決するための手段】このような本発明の目的
を達成するため、本発明に係る半導体メモリ装置のロー
デコーダにおいては、外部のプリデコーディング部から
プリデコーディングして出力されるローアドレス信号
（Ｘ１〜Ｘｎ）をデコーディングするデコーディング部
（１０）と、該デコーディング部（１０）の出力により
ワードラインの選択動作時には、外部供給電圧Ｖｐｐに
よりプルアップ動作を低下させ、出力を迅速に遷移し
て、セット状態を維持し、ワードラインが選択されてい
ない動作時には、出力をリセット状態に維持するリセッ
トラッチ部（２０）と、外部のプリデコーディング部か
らプリデコーディングされ入力するリセット信号（ＲＥ
ＳＥＴ）、又は、反転されたリセット信号（／ＲＥＳＥ
Ｔ）により前記リセットラッチ部（２０）の出力を迅速
に遷移させるプリチャージャ部（３０）と、を備えて構
成されている。
を達成するため、本発明に係る半導体メモリ装置のロー
デコーダにおいては、外部のプリデコーディング部から
プリデコーディングして出力されるローアドレス信号
（Ｘ１〜Ｘｎ）をデコーディングするデコーディング部
（１０）と、該デコーディング部（１０）の出力により
ワードラインの選択動作時には、外部供給電圧Ｖｐｐに
よりプルアップ動作を低下させ、出力を迅速に遷移し
て、セット状態を維持し、ワードラインが選択されてい
ない動作時には、出力をリセット状態に維持するリセッ
トラッチ部（２０）と、外部のプリデコーディング部か
らプリデコーディングされ入力するリセット信号（ＲＥ
ＳＥＴ）、又は、反転されたリセット信号（／ＲＥＳＥ
Ｔ）により前記リセットラッチ部（２０）の出力を迅速
に遷移させるプリチャージャ部（３０）と、を備えて構
成されている。
【００１３】このように構成された本発明によると、ワ
ードラインが選択されない動作時には、プルアップ用ト
ランジスタの動作を強化させてワードラインが安定され
たロー状態（リセット）を維持し、 ワードラインの選択
される動作時には、プルアップ用トランジスタの動作を
強化させプルダウン動作が容易に行われるようにしてロ
ーデコーダの遷移速度を迅速にし、メモリのアクセスタ
イムを改善させ、該遷移動作が行われる間に、プルアッ
プ及びプルダウン用トランジスタを経て流れるオーバー
ラップ電流を減少し、プルアップ制限用トランジスタを
更に備え、プルダウントランジスタの機能をプルアップ
トランジスタよりも強化するようになっているため、 プ
ルダウントランジスタの大きさを縮小して半導体メモリ
の占有面積を最少化することができる。
ードラインが選択されない動作時には、プルアップ用ト
ランジスタの動作を強化させてワードラインが安定され
たロー状態（リセット）を維持し、 ワードラインの選択
される動作時には、プルアップ用トランジスタの動作を
強化させプルダウン動作が容易に行われるようにしてロ
ーデコーダの遷移速度を迅速にし、メモリのアクセスタ
イムを改善させ、該遷移動作が行われる間に、プルアッ
プ及びプルダウン用トランジスタを経て流れるオーバー
ラップ電流を減少し、プルアップ制限用トランジスタを
更に備え、プルダウントランジスタの機能をプルアップ
トランジスタよりも強化するようになっているため、 プ
ルダウントランジスタの大きさを縮小して半導体メモリ
の占有面積を最少化することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明に係る半導体メモリ
装置のローデコーダの第１実施形態においては、図１に
示したように、外部のプリデコーディング部（図示され
ず）からプリデコーディングして出力されるローアドレ
ス信号群（Ｘ１〜Ｘｎ）を夫々デコーディングするデコ
ーディング部１０と、該デコーディング部１０の出力に
よりワードラインの選択動作時には、外部供給電圧Ｖｐ
ｐによるプルアップ動作を低下させて出力をセット状態
に迅速に遷移させ、ワードラインが選択されない動作時
には、出力をリセット状態に維持するリセットラッチ部
２０と、前記外部のプリデコーディング部から出力する
リセット信号（ＲＥＳＥＴ）、又は、反転されたリセッ
ト信号（／ＲＥＳＥＴ）により前記リセットラッチ部２
０の出力を迅速に遷移させるプリチャージャ部３０と、
を備えて構成されている。
し、図面を用いて説明する。本発明に係る半導体メモリ
装置のローデコーダの第１実施形態においては、図１に
示したように、外部のプリデコーディング部（図示され
ず）からプリデコーディングして出力されるローアドレ
ス信号群（Ｘ１〜Ｘｎ）を夫々デコーディングするデコ
ーディング部１０と、該デコーディング部１０の出力に
よりワードラインの選択動作時には、外部供給電圧Ｖｐ
ｐによるプルアップ動作を低下させて出力をセット状態
に迅速に遷移させ、ワードラインが選択されない動作時
には、出力をリセット状態に維持するリセットラッチ部
２０と、前記外部のプリデコーディング部から出力する
リセット信号（ＲＥＳＥＴ）、又は、反転されたリセッ
ト信号（／ＲＥＳＥＴ）により前記リセットラッチ部２
０の出力を迅速に遷移させるプリチャージャ部３０と、
を備えて構成されている。
【００１５】なお、記号（／ＲＥＳＥＴ）は、論理的否
定記号として、オーバーラインを付した（ＲＥＳＥ
Ｔ）、つまり
定記号として、オーバーラインを付した（ＲＥＳＥ
Ｔ）、つまり
【００１６】
【化１】
【００１７】として表示されるべきものであるが、外字
処理又は画像入力処理をすると繁雑なので、（／ＲＥＳ
ＥＴ）なる記号でこれらに代える。
処理又は画像入力処理をすると繁雑なので、（／ＲＥＳ
ＥＴ）なる記号でこれらに代える。
【００１８】そして、前記デコーディング部１０は、後
述するノードｎ０と接地電圧Ｖｓｓ間に直列連結され、
各ゲートには外部のプリデコーディング部からプリデコ
ーディングして出力される前記ローアドレス信号（Ｘ１
〜Ｘｎ）を夫々否定論理積して演算し、該プリデコーデ
ィングされたアドレス信号をデコーディングしてリセッ
トラッチ部２０に出力する複数のNMOSトランジスタ（Ｎ
１０−１〜Ｎ１０−ｎ）を備えている。
述するノードｎ０と接地電圧Ｖｓｓ間に直列連結され、
各ゲートには外部のプリデコーディング部からプリデコ
ーディングして出力される前記ローアドレス信号（Ｘ１
〜Ｘｎ）を夫々否定論理積して演算し、該プリデコーデ
ィングされたアドレス信号をデコーディングしてリセッ
トラッチ部２０に出力する複数のNMOSトランジスタ（Ｎ
１０−１〜Ｎ１０−ｎ）を備えている。
【００１９】且つ、前記リセットラッチ部２０は、ソー
スに前記外部供給電圧Ｖｐｐが印加され、ゲートにはロ
ーデコーダの出力信号が印加するプルアップ用第１PMOS
トランジスタＰ２１と、該第１PMOSトランジスタＰ２１
のドレインにソースが連結され、ドレインは前記デコー
ディング部１０の出力端及びプリチャージャ部３０の出
力端に連結されたノードｎ０と連結され、ゲートには外
部のプリデコーディング部からプリデコーディングして
入力するアドレス信号中何れ一つが印加されてラッチ状
態に転換される時、（ワードライン選択動作に転換す
る）該第１PMOSトランジスタＰ２１のプルアップ能力を
低下させる第２PMOSトランジスタＰ２２と、前記外部供
給電圧Ｖｐｐと接地電圧Ｖｓｓ間に直列連結され、前記
ノードｎ０の状態を反転して出力し、インバータの役割
をしてローデコーダの出力を決定する第３PMOSトランジ
スタＰ２３及びNMOSトランジスタＮ２１と、を備えてい
る。
スに前記外部供給電圧Ｖｐｐが印加され、ゲートにはロ
ーデコーダの出力信号が印加するプルアップ用第１PMOS
トランジスタＰ２１と、該第１PMOSトランジスタＰ２１
のドレインにソースが連結され、ドレインは前記デコー
ディング部１０の出力端及びプリチャージャ部３０の出
力端に連結されたノードｎ０と連結され、ゲートには外
部のプリデコーディング部からプリデコーディングして
入力するアドレス信号中何れ一つが印加されてラッチ状
態に転換される時、（ワードライン選択動作に転換す
る）該第１PMOSトランジスタＰ２１のプルアップ能力を
低下させる第２PMOSトランジスタＰ２２と、前記外部供
給電圧Ｖｐｐと接地電圧Ｖｓｓ間に直列連結され、前記
ノードｎ０の状態を反転して出力し、インバータの役割
をしてローデコーダの出力を決定する第３PMOSトランジ
スタＰ２３及びNMOSトランジスタＮ２１と、を備えてい
る。
【００２０】また、前記第３PMOSトランジスタＰ２３と
前記NMOSトランジスタＮ２１間にはノードｎ１が連結さ
れ、該ノードｎ１は、ローデコーダの出力端として、外
部のワードラインＷＬを駆動させるワードライン駆動器
（図示されず）と連結される。
前記NMOSトランジスタＮ２１間にはノードｎ１が連結さ
れ、該ノードｎ１は、ローデコーダの出力端として、外
部のワードラインＷＬを駆動させるワードライン駆動器
（図示されず）と連結される。
【００２１】そして、前記プリチャージャ部３０は、ド
レインが、前記デコーディング部１０及び前記リセット
ラッチ部２０に連結され、ソースには前記外部供給電圧
Ｖｐｐが印加され、ゲートには外部のプリデコーディン
グ部から入力する反転されたリセット信号（／ＲＥＳＥ
Ｔ）が印加され、該反転されたリセット信号（／ＲＥＳ
ＥＴ）によりワードラインが選択されない動作時に、前
記リセットラッチ部２０の前記第１PMOSトランジスタＰ
２１の出力によるプルアップ動作を強化させ、該リセッ
トラッチ部２０の出力信号を迅速に遷移して、安定なロ
ー状態を維持するPMOSトランジスタＰ３０を備えてい
る。
レインが、前記デコーディング部１０及び前記リセット
ラッチ部２０に連結され、ソースには前記外部供給電圧
Ｖｐｐが印加され、ゲートには外部のプリデコーディン
グ部から入力する反転されたリセット信号（／ＲＥＳＥ
Ｔ）が印加され、該反転されたリセット信号（／ＲＥＳ
ＥＴ）によりワードラインが選択されない動作時に、前
記リセットラッチ部２０の前記第１PMOSトランジスタＰ
２１の出力によるプルアップ動作を強化させ、該リセッ
トラッチ部２０の出力信号を迅速に遷移して、安定なロ
ー状態を維持するPMOSトランジスタＰ３０を備えてい
る。
【００２２】以下、このように構成された本発明に係る
第１実施形態の動作に対し、図１を用いて説明する。先
ず、ワードラインが選択されない動作時には、デコーデ
ィング部１０は、外部のプリデコーディング部からプリ
デコーディングして出力されるローアドレス信号群（Ｘ
１〜Ｘｎ）によりハイレベルの信号を出力し、その後、
プリデコーディング部から出力する反転されたローレベ
ルのリセット信号（／ＲＥＳＥＴ）により前記プリチャ
ージャ部３０の前記PMOSトランジスタＰ３０がハイレベ
ルの信号を出力すると、接続ノードｎ０はハイにプルア
ップされ、第３PMOSトランジスタＰ２３及びNMOSトラン
ジスタＮ２１の出力はローレベル（リセット状態）にな
る。
第１実施形態の動作に対し、図１を用いて説明する。先
ず、ワードラインが選択されない動作時には、デコーデ
ィング部１０は、外部のプリデコーディング部からプリ
デコーディングして出力されるローアドレス信号群（Ｘ
１〜Ｘｎ）によりハイレベルの信号を出力し、その後、
プリデコーディング部から出力する反転されたローレベ
ルのリセット信号（／ＲＥＳＥＴ）により前記プリチャ
ージャ部３０の前記PMOSトランジスタＰ３０がハイレベ
ルの信号を出力すると、接続ノードｎ０はハイにプルア
ップされ、第３PMOSトランジスタＰ２３及びNMOSトラン
ジスタＮ２１の出力はローレベル（リセット状態）にな
る。
【００２３】このようなローレベルのローデコーダの出
力によりワードライン駆動器はワードラインＷＬをロー
状態に維持する。このとき、ワードラインが選択される
動作、又は、選択されない動作は、外部のプリデコーデ
ィング部からプリデコーディングして入力するローアド
レス信号群（Ｘ１〜Ｘｎ）により決定され、該プリデコ
ーディングされたローアドレス信号群（Ｘ１〜Ｘｎ）が
全てハイレベルであるとき、ワードラインが選択される
が、ワードラインの選択動作時には、反転されたハイレ
ベルのリセット信号（／ＲＥＳＥＴ）が前記PMOSトラン
ジスタＰ３０をオフさせ、このような動作中にも、ロー
デコーダは、前記リセットラッチ部２０の動作により継
続して出力をロー状態に維持する。
力によりワードライン駆動器はワードラインＷＬをロー
状態に維持する。このとき、ワードラインが選択される
動作、又は、選択されない動作は、外部のプリデコーデ
ィング部からプリデコーディングして入力するローアド
レス信号群（Ｘ１〜Ｘｎ）により決定され、該プリデコ
ーディングされたローアドレス信号群（Ｘ１〜Ｘｎ）が
全てハイレベルであるとき、ワードラインが選択される
が、ワードラインの選択動作時には、反転されたハイレ
ベルのリセット信号（／ＲＥＳＥＴ）が前記PMOSトラン
ジスタＰ３０をオフさせ、このような動作中にも、ロー
デコーダは、前記リセットラッチ部２０の動作により継
続して出力をロー状態に維持する。
【００２４】このとき、外部のプリデコーディング部か
らプリデコーディングして出力される前記ローアドレス
信号群（Ｘ１〜Ｘｎ）が全てハイレベルであると、否定
論理積された前記デコーディング部１０の出力によりノ
ードｎ０はローレベルにプルダウンされ、前記リセット
ラッチ部２０の出力がハイレベルに遷移されて外部のワ
ードライン駆動器によりワードラインＷＬが活性化され
る。
らプリデコーディングして出力される前記ローアドレス
信号群（Ｘ１〜Ｘｎ）が全てハイレベルであると、否定
論理積された前記デコーディング部１０の出力によりノ
ードｎ０はローレベルにプルダウンされ、前記リセット
ラッチ部２０の出力がハイレベルに遷移されて外部のワ
ードライン駆動器によりワードラインＷＬが活性化され
る。
【００２５】且つ、このような遷移動作の初期に、前記
リセットラッチ部２０の第１PMOSトランジスタＰ２１
は、前記接地電圧Ｖｓｓレベルに近い電圧がゲートに印
加されるため、ターンオンされてハイレベルの信号を出
力し、前記外部供給電圧Ｖｐｐレベルよりも低い電圧レ
ベルを有し、プリデコーディングされたローアドレス信
号（Ｘ１）がゲートに印加する前記第２PMOSトランジス
タＰ２２は、若干ターンオンされるが、該第２PMOSトラ
ンジスタＰ２２のターンオン抵抗が極めて高いため、該
第２PMOSトランジスタＰ２２は、第１PMOSトランジスタ
Ｐ２１の出力を制限し、前記デコーディング部１０のNM
OSトランジスタ群（Ｎ１０−１〜Ｎ１０−ｎ）の出力に
よるノードｎ０のプルダウン動作が該第１PMOSトランジ
スタＰ２１の出力によるプルアップ動作よりも容易に行
われる。
リセットラッチ部２０の第１PMOSトランジスタＰ２１
は、前記接地電圧Ｖｓｓレベルに近い電圧がゲートに印
加されるため、ターンオンされてハイレベルの信号を出
力し、前記外部供給電圧Ｖｐｐレベルよりも低い電圧レ
ベルを有し、プリデコーディングされたローアドレス信
号（Ｘ１）がゲートに印加する前記第２PMOSトランジス
タＰ２２は、若干ターンオンされるが、該第２PMOSトラ
ンジスタＰ２２のターンオン抵抗が極めて高いため、該
第２PMOSトランジスタＰ２２は、第１PMOSトランジスタ
Ｐ２１の出力を制限し、前記デコーディング部１０のNM
OSトランジスタ群（Ｎ１０−１〜Ｎ１０−ｎ）の出力に
よるノードｎ０のプルダウン動作が該第１PMOSトランジ
スタＰ２１の出力によるプルアップ動作よりも容易に行
われる。
【００２６】次いで、ローデコーダの出力が完全にハイ
レベル（セット状態）に遷移されると、前記リセットラ
ッチ部２０の前記第１PMOSトランジスタＰ２１は完全に
ターンオフされ、ノードｎ１は完全なローレベルにな
る。
レベル（セット状態）に遷移されると、前記リセットラ
ッチ部２０の前記第１PMOSトランジスタＰ２１は完全に
ターンオフされ、ノードｎ１は完全なローレベルにな
る。
【００２７】一方、ワードラインが選択されない動作か
らワードラインが選択される動作に転換されるとき、即
ち、前記プリチャージャ部３０のPMOSトランジスタＰ３
０のゲートに印加する反転されたリセット信号（／ＲＥ
ＳＥＴ）がハイレベルであっても、前記デコーディング
部１０に入力するプリデコーディングされたアドレス信
号（Ｘ１〜Ｘｎ）は全てハイ状態でなく、第２PMOSトラ
ンジスタＰ２２のゲートに印加するアドレス信号Ｘ１の
ものがハイ状態であると、該第２PMOSトランジスタはゲ
ートに印加する電圧が、ソースに印加される前記外部供
給電圧Ｖｐｐよりも低くて弱くターンオンされるため、
前記リセットラッチ部２０はローレベルのラッチループ
を継続して維持し、ワードラインはローレベルの安定し
た状態を維持する。
らワードラインが選択される動作に転換されるとき、即
ち、前記プリチャージャ部３０のPMOSトランジスタＰ３
０のゲートに印加する反転されたリセット信号（／ＲＥ
ＳＥＴ）がハイレベルであっても、前記デコーディング
部１０に入力するプリデコーディングされたアドレス信
号（Ｘ１〜Ｘｎ）は全てハイ状態でなく、第２PMOSトラ
ンジスタＰ２２のゲートに印加するアドレス信号Ｘ１の
ものがハイ状態であると、該第２PMOSトランジスタはゲ
ートに印加する電圧が、ソースに印加される前記外部供
給電圧Ｖｐｐよりも低くて弱くターンオンされるため、
前記リセットラッチ部２０はローレベルのラッチループ
を継続して維持し、ワードラインはローレベルの安定し
た状態を維持する。
【００２８】即ち、ワードラインが選択されない動作時
には、前記プリチャージャ部３０の前記PMOSトランジス
タＰ３０が、接続ノードｎ０の電圧レベルのプルアップ
を強化してローデコーダの出力を迅速にローレベルに遷
移させ、外部のワードライン駆動器及びワードラインＷ
Ｌが安定なロー状態を維持すべく、ワードラインの選択
動作時には、前記リセットラッチ部２０の第２PMOSトラ
ンジスタＰ２２により前記第１PMOSトランジスタＰ２１
のプルアップ能力が低下されるため、接続ノードｎ０の
プルダウンが容易に行われるようになる。
には、前記プリチャージャ部３０の前記PMOSトランジス
タＰ３０が、接続ノードｎ０の電圧レベルのプルアップ
を強化してローデコーダの出力を迅速にローレベルに遷
移させ、外部のワードライン駆動器及びワードラインＷ
Ｌが安定なロー状態を維持すべく、ワードラインの選択
動作時には、前記リセットラッチ部２０の第２PMOSトラ
ンジスタＰ２２により前記第１PMOSトランジスタＰ２１
のプルアップ能力が低下されるため、接続ノードｎ０の
プルダウンが容易に行われるようになる。
【００２９】従って、前記第１、第２PMOSトランジスタ
Ｐ２１、Ｐ２２及びデコーディング部１０のNMOSトラン
ジスタ群（Ｎ１０−１〜Ｎ１０−ｎ）を経て流れる電流
を減少させ、ローデコーダの遷移速度を向上し、該NMOS
トランジスタ群（Ｎ１０−１〜Ｎ１０−ｎ）の大きさを
縮小してローデコーダの占有面積を低減することができ
る。
Ｐ２１、Ｐ２２及びデコーディング部１０のNMOSトラン
ジスタ群（Ｎ１０−１〜Ｎ１０−ｎ）を経て流れる電流
を減少させ、ローデコーダの遷移速度を向上し、該NMOS
トランジスタ群（Ｎ１０−１〜Ｎ１０−ｎ）の大きさを
縮小してローデコーダの占有面積を低減することができ
る。
【００３０】本発明の第２実施形態においては、図２に
示したように、デコーディング部１０及びプリチャージ
ャ部３０は、第１実施形態と同様に構成され、リセット
ラッチ部２０ｂは、外部のプリデコーディング部からプ
リデコーディングして出力される前記ローアドレス信号
Ｘ１が第１PMOSトランジスタＰ２１のゲートに印加さ
れ、接続ノードｎ０と連結された第２PMOSトランジスタ
Ｐ２２のゲートにはローディコーダの出力信号が印加し
てローデコーダのワードラインが選択される動作時に
は、前記第１PMOSトランジスタＰ２１が前記外部供給電
圧Ｖｐｐを直接制限するように構成され、インバータと
して、前記リセットラッチ部２０ｂの出力を決定する前
記第３PMOSトランジスタＰ２３及び前記NMOSトランジス
タＮ２１は、第１実施形態と同様に連結されている。
示したように、デコーディング部１０及びプリチャージ
ャ部３０は、第１実施形態と同様に構成され、リセット
ラッチ部２０ｂは、外部のプリデコーディング部からプ
リデコーディングして出力される前記ローアドレス信号
Ｘ１が第１PMOSトランジスタＰ２１のゲートに印加さ
れ、接続ノードｎ０と連結された第２PMOSトランジスタ
Ｐ２２のゲートにはローディコーダの出力信号が印加し
てローデコーダのワードラインが選択される動作時に
は、前記第１PMOSトランジスタＰ２１が前記外部供給電
圧Ｖｐｐを直接制限するように構成され、インバータと
して、前記リセットラッチ部２０ｂの出力を決定する前
記第３PMOSトランジスタＰ２３及び前記NMOSトランジス
タＮ２１は、第１実施形態と同様に連結されている。
【００３１】以下、 このように構成された本発明の第２
実施形態の動作に対し、図２を用いて説明する。先ず、
ワードラインが選択されない動作時には、第１実施形態
と同様に、外部から入力するロー状態の反転されたリセ
ット信号（／ＲＥＳＥＴ）に従って出力されたローデコ
ーダの出力により外部のワードライン駆動器がワードラ
インＷＬをロー状態に維持させる。
実施形態の動作に対し、図２を用いて説明する。先ず、
ワードラインが選択されない動作時には、第１実施形態
と同様に、外部から入力するロー状態の反転されたリセ
ット信号（／ＲＥＳＥＴ）に従って出力されたローデコ
ーダの出力により外部のワードライン駆動器がワードラ
インＷＬをロー状態に維持させる。
【００３２】そして、ワードラインの選択動作時には、
ハイレベルの反転されたリセット信号（／ＲＥＳＥＴ）
が前記プリチャージャ部３０の前記PMOSトランジスタＰ
３０をターンオフさせ、ローデコーダは、前記リセット
ラッチ部２０ｂの動作により継続して出力をロー状態に
維持する。
ハイレベルの反転されたリセット信号（／ＲＥＳＥＴ）
が前記プリチャージャ部３０の前記PMOSトランジスタＰ
３０をターンオフさせ、ローデコーダは、前記リセット
ラッチ部２０ｂの動作により継続して出力をロー状態に
維持する。
【００３３】次いで、外部のプリデコーディング部から
プリデコーディングして出力される全ての前記ローアド
レス信号群（Ｘ１〜Ｘｎ）がハイレベルであると、否定
論理積して演算を行う前記デコーディング部１０の出力
により接続ノードｎ０は、ローレベルにプルダウンさ
れ、前記リセットラッチ部２０ｂの出力信号は、ハイレ
ベルにプルアップされて前記ワードライン駆動器を経て
ワードラインＷＬを活性化させる。
プリデコーディングして出力される全ての前記ローアド
レス信号群（Ｘ１〜Ｘｎ）がハイレベルであると、否定
論理積して演算を行う前記デコーディング部１０の出力
により接続ノードｎ０は、ローレベルにプルダウンさ
れ、前記リセットラッチ部２０ｂの出力信号は、ハイレ
ベルにプルアップされて前記ワードライン駆動器を経て
ワードラインＷＬを活性化させる。
【００３４】このような遷移動作が行われる間は、前記
リセットラッチ部２０ｂの第１PMOSトランジスタＰ２１
は、前記外部供給電圧Ｖｐｐレベルよりも低い電圧を有
して、プリデコーディングされたアドレス信号がゲート
に印加して、若干ターンオンされ、前記第２PMOSトラン
ジスタ２２は、接地電圧Ｖｓｓに近いレベルの電圧がゲ
ートに印加されるため、ターンオン状態になる。
リセットラッチ部２０ｂの第１PMOSトランジスタＰ２１
は、前記外部供給電圧Ｖｐｐレベルよりも低い電圧を有
して、プリデコーディングされたアドレス信号がゲート
に印加して、若干ターンオンされ、前記第２PMOSトラン
ジスタ２２は、接地電圧Ｖｓｓに近いレベルの電圧がゲ
ートに印加されるため、ターンオン状態になる。
【００３５】しかし、前記第１PMOSトランジスタＰ２１
は、ターンオン抵抗が極めて大きいため、前記外部供給
電圧Ｖｐｐを直接制限して前記第２PMOSトランジスタＰ
２２のプルアップ能力を低下させる。よって、前記デコ
ーディング部１０のNMOSトランジスタ（Ｎ１０−１〜Ｎ
１０−ｎ）による接続ノードｎ０のプルダウン動作が前
記第２PMOSトランジスタＰ２２によるプルアップ動作よ
りも容易に行われる。
は、ターンオン抵抗が極めて大きいため、前記外部供給
電圧Ｖｐｐを直接制限して前記第２PMOSトランジスタＰ
２２のプルアップ能力を低下させる。よって、前記デコ
ーディング部１０のNMOSトランジスタ（Ｎ１０−１〜Ｎ
１０−ｎ）による接続ノードｎ０のプルダウン動作が前
記第２PMOSトランジスタＰ２２によるプルアップ動作よ
りも容易に行われる。
【００３６】また、ワードラインが選択されない動作か
らワードラインが選択される動作に転換されるとき、即
ち、前記プリチャージャ部３０のPMOSトランジスタＰ３
０のゲートに印加する反転されたリセット信号（／ＲＥ
ＳＥＴ）がハイレベルであっても、デコーディング部１
０に入力するプリデコーディングされたアドレス信号群
（Ｘ１〜Ｘｎ）が全てハイ状態ではなく、前記第１PMOS
トランジスタＰ２１のゲートに印加するアドレス信号Ｘ
１のみがハイ状態であると、該第１PMOSトランジスタＰ
２１は、ゲートに印加する電圧がソースに印加する外部
供給電圧Ｖｐｐよりも低いため、若干ターンオンされ、
前記リセットラッチ部２０ｂは、ローレベルのラッチル
ープを継続的に維持してワードラインはローレベルの安
定された状態を維持する。
らワードラインが選択される動作に転換されるとき、即
ち、前記プリチャージャ部３０のPMOSトランジスタＰ３
０のゲートに印加する反転されたリセット信号（／ＲＥ
ＳＥＴ）がハイレベルであっても、デコーディング部１
０に入力するプリデコーディングされたアドレス信号群
（Ｘ１〜Ｘｎ）が全てハイ状態ではなく、前記第１PMOS
トランジスタＰ２１のゲートに印加するアドレス信号Ｘ
１のみがハイ状態であると、該第１PMOSトランジスタＰ
２１は、ゲートに印加する電圧がソースに印加する外部
供給電圧Ｖｐｐよりも低いため、若干ターンオンされ、
前記リセットラッチ部２０ｂは、ローレベルのラッチル
ープを継続的に維持してワードラインはローレベルの安
定された状態を維持する。
【００３７】そして、本発明の第３実施形態において
は、図３に示したように、デコーディング部１０及びプ
リチャージャ部３０は、第１実施形態と同様に構成さ
れ、リセットラッチ部２０ｃは、ローデコーダの出力信
号が前記第１PMOSトランジスタＰ２１のゲートに印加さ
れ、接続ノードｎ０と連結された前記第２PMOSトランジ
スタＰ２２のゲートには外部のプリデコーディング部か
らプリデコーディングして、出力される低電圧のブロッ
ク選択信号ＢＳが印加して前記第１PMOSトランジスタＰ
２１のプルアップ動作を制限するように構成されてい
る。且つ、インバータとして、前記リセットラッチ部２
０ｃの出力を決定する第３PMOSトランジスタＰ２３及び
NMOSトランジスタＮ２１は、第１実施形態と同様に連結
されている。
は、図３に示したように、デコーディング部１０及びプ
リチャージャ部３０は、第１実施形態と同様に構成さ
れ、リセットラッチ部２０ｃは、ローデコーダの出力信
号が前記第１PMOSトランジスタＰ２１のゲートに印加さ
れ、接続ノードｎ０と連結された前記第２PMOSトランジ
スタＰ２２のゲートには外部のプリデコーディング部か
らプリデコーディングして、出力される低電圧のブロッ
ク選択信号ＢＳが印加して前記第１PMOSトランジスタＰ
２１のプルアップ動作を制限するように構成されてい
る。且つ、インバータとして、前記リセットラッチ部２
０ｃの出力を決定する第３PMOSトランジスタＰ２３及び
NMOSトランジスタＮ２１は、第１実施形態と同様に連結
されている。
【００３８】以下、このように構成された本発明の第３
実施形態の動作を説明する。ワードラインの選択動作時
には、前記リセットラッチ部２０ｃの前記第２PMOSトラ
ンジスタＰ２２のゲートに低電圧のブロック選択信号Ｂ
Ｓが印加され、本発明の第１実施形態のリセットラッチ
部２０ｃの第２PMOSトランジスタＰ２２と同様に前記第
１PMOSトランジスタＰ２１のプルアップ動作を制限して
前記デコーディング部１０の出力による接続ノードｎ０
のプルダウン動作が容易に行われる。
実施形態の動作を説明する。ワードラインの選択動作時
には、前記リセットラッチ部２０ｃの前記第２PMOSトラ
ンジスタＰ２２のゲートに低電圧のブロック選択信号Ｂ
Ｓが印加され、本発明の第１実施形態のリセットラッチ
部２０ｃの第２PMOSトランジスタＰ２２と同様に前記第
１PMOSトランジスタＰ２１のプルアップ動作を制限して
前記デコーディング部１０の出力による接続ノードｎ０
のプルダウン動作が容易に行われる。
【００３９】且つ、その後の動作は、第１実施形態と同
様に行われるが、特に、第３施形態では、プリデコーデ
ィングされたローアドレス信号のキャパシタンスローデ
ィングを低減することができる。
様に行われるが、特に、第３施形態では、プリデコーデ
ィングされたローアドレス信号のキャパシタンスローデ
ィングを低減することができる。
【００４０】また、本発明の第４実施形態においては、
図４に示したように、前記第１実施形態とは別に、外部
のプリデコーディング部から出力されるリセット信号
（ＲＥＳＥＴ）がゲートに印加するNMOSトランジスタＮ
３０を備えてリセットラッチ部２０の出力を迅速に遷移
させるプリチャージャ部３０ｄを構成し、その他のデコ
ーディング部１０及びリセットラッチ部２０は、本発明
の第１実施形態と同様に構成されている。
図４に示したように、前記第１実施形態とは別に、外部
のプリデコーディング部から出力されるリセット信号
（ＲＥＳＥＴ）がゲートに印加するNMOSトランジスタＮ
３０を備えてリセットラッチ部２０の出力を迅速に遷移
させるプリチャージャ部３０ｄを構成し、その他のデコ
ーディング部１０及びリセットラッチ部２０は、本発明
の第１実施形態と同様に構成されている。
【００４１】以下、このように構成された本発明の第４
実施形態の動作を説明する。第１実施形態の動作及び作
用と類似で、前記プリチャージャ部３０ｄの前記NMOSト
ランジスタＮ３０は、外部のプリデコーディング部から
出力してゲートに印加されるリセット信号ＲＥＳＥＴに
よりワードラインの選択されない動作時には（リセット
信号がハイレベルである）ターンオンされ、接続ノード
ｎ０をハイレベルに維持してローデコーダの出力を安定
なリセット状態に維持し、 ワードラインの選択動作時に
は（リセット信号がローレベルである）、ターンオフさ
れ、前記デコーディング部１０の出力より接続ノード１
０が容易にローレベルに遷移されるようになっている。
実施形態の動作を説明する。第１実施形態の動作及び作
用と類似で、前記プリチャージャ部３０ｄの前記NMOSト
ランジスタＮ３０は、外部のプリデコーディング部から
出力してゲートに印加されるリセット信号ＲＥＳＥＴに
よりワードラインの選択されない動作時には（リセット
信号がハイレベルである）ターンオンされ、接続ノード
ｎ０をハイレベルに維持してローデコーダの出力を安定
なリセット状態に維持し、 ワードラインの選択動作時に
は（リセット信号がローレベルである）、ターンオフさ
れ、前記デコーディング部１０の出力より接続ノード１
０が容易にローレベルに遷移されるようになっている。
【００４２】このとき、前記リセットラッチ部２０の第
１PMOSトランジスタＰ２１のプルアップを制限する第２
PMOSトランジスタＰ２２の動作は、第１実施形態と同様
である。且つ、第４実施形態のその他の動作は第１実施
形態と同様である。
１PMOSトランジスタＰ２１のプルアップを制限する第２
PMOSトランジスタＰ２２の動作は、第１実施形態と同様
である。且つ、第４実施形態のその他の動作は第１実施
形態と同様である。
【００４３】
【発明の効果】以上説明したように本発明に係る半導体
メモリ装置のローデコーダにおいて、請求項１の発明で
は、ワードラインが選択されない動作時には、プルアッ
プ用ランジスタの動作を強化させてワードラインを安定
したロー状態（リセット）に維持し、ワードラインの選
択動作時には、プルアップ用トランジスタの動作を低下
させてプルダウン動作が容易に行われるようになってい
るため、ローデコーダの遷移速度を迅速にし、メモリア
クセスタイムを改善させる。且つ、その遷移動作中に、
プルアップ及びプルダウントランジスタを経て流れるオ
ーバーラップ電流を低減し、プルアップ制限用トランジ
スタを更に備えてプルダウン用トランジスタの能力をプ
ルアップ用トランジスタよりも強化するようになってい
るため、プルダウン用トランジスタの大きさを縮小して
半導体メモリの占有面積を最小化し得るという効果があ
る。
メモリ装置のローデコーダにおいて、請求項１の発明で
は、ワードラインが選択されない動作時には、プルアッ
プ用ランジスタの動作を強化させてワードラインを安定
したロー状態（リセット）に維持し、ワードラインの選
択動作時には、プルアップ用トランジスタの動作を低下
させてプルダウン動作が容易に行われるようになってい
るため、ローデコーダの遷移速度を迅速にし、メモリア
クセスタイムを改善させる。且つ、その遷移動作中に、
プルアップ及びプルダウントランジスタを経て流れるオ
ーバーラップ電流を低減し、プルアップ制限用トランジ
スタを更に備えてプルダウン用トランジスタの能力をプ
ルアップ用トランジスタよりも強化するようになってい
るため、プルダウン用トランジスタの大きさを縮小して
半導体メモリの占有面積を最小化し得るという効果があ
る。
【００４４】また、請求項２及び３記載の発明において
は、ワードラインが選択されない時に、リセットラッチ
部のプルアップ用トランジスタの出力によるプルアップ
動作を強化させ、ワードラインを安定したロー状態（リ
セット）に維持し得ると言う効果がある。
は、ワードラインが選択されない時に、リセットラッチ
部のプルアップ用トランジスタの出力によるプルアップ
動作を強化させ、ワードラインを安定したロー状態（リ
セット）に維持し得ると言う効果がある。
【００４５】更に、本発明に係る半導体メモリ装置のロ
ーデコーダの請求項４、５及び６においては、ワードラ
インが選択されない動作時には、プルアップ動作が強化
して、ワードラインを安定したロー状態に維持し、ワー
ドラインの選択動作時には、プルアップ用トランジスタ
のプルアップ動作を低下してデコーディング部の出力に
よるプルダウン動作が容易に行われるようになっている
ため、ローデコーダの遷移速度を向上し得るという効果
がある。
ーデコーダの請求項４、５及び６においては、ワードラ
インが選択されない動作時には、プルアップ動作が強化
して、ワードラインを安定したロー状態に維持し、ワー
ドラインの選択動作時には、プルアップ用トランジスタ
のプルアップ動作を低下してデコーディング部の出力に
よるプルダウン動作が容易に行われるようになっている
ため、ローデコーダの遷移速度を向上し得るという効果
がある。
【００４６】そして、本発明に係る半導体メモリ装置の
ローデコーダの請求項７においては、NMOSトランジスタ
の大きさを縮小して半導体メモリの占有面積を低減し得
るという効果がある。
ローデコーダの請求項７においては、NMOSトランジスタ
の大きさを縮小して半導体メモリの占有面積を低減し得
るという効果がある。
【図１】本発明に係る半導体メモリ装置のローデコーダ
の第１実施形態を示した回路図である。
の第１実施形態を示した回路図である。
【図２】本発明に係る半導体メモリ装置のローデコーダ
の第２実施形態を示した回路図である。
の第２実施形態を示した回路図である。
【図３】本発明に係る半導体メモリ装置のローデコーダ
の第３実施形態を示した回路図である。
の第３実施形態を示した回路図である。
【図４】本発明に係る半導体メモリ装置のローデコーダ
の第４実施形態を示した回路図である。
の第４実施形態を示した回路図である。
【図５】従来半導体メモリ装置のローデコーダを示した
回路図である。
回路図である。
１０：デコーディング部 ２０、２０ｂ、２０ｃ：リセットラッチ部 ３０、３０ｄ：プリチャージャ部 Ｎ１０−１〜Ｎ１０−ｎ 、Ｎ２１、Ｎ３０：NMOSトラ
ンジスタ Ｐ２１〜Ｐ２３、Ｐ３０：第１〜第３PMOSトランジス
タ、PMOSトランジスタ Ｘ１〜Ｘｎ：プリデコーディングされたローアドレス信
号 ｎ０、ｎ１：ノード
ンジスタ Ｐ２１〜Ｐ２３、Ｐ３０：第１〜第３PMOSトランジス
タ、PMOSトランジスタ Ｘ１〜Ｘｎ：プリデコーディングされたローアドレス信
号 ｎ０、ｎ１：ノード
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419
Claims (3)
- 【請求項１】 外部のプリデコーディング部からプリデ
コーディングして出力されるローアドレス信号群（Ｘ１
〜Ｘｎ）を夫々デコーディングするデコーディング部
（１０）と、 該デコーディング部（１０）の出力によりワードライン
の選択動作時には、外部供給電圧（Ｖｐｐ）によるプル
アップ動作を低下させ、出力を迅速に遷移してセット状
態に維持し、ワードラインが選択されない動作時には、
出力をリセット状態に維持するリセットラッチ部（２
０）と、 外部のプリデコーディング部からプリデコーディングし
て入力されるリセット信号により前記リセットラッチ部
（２０）の出力を迅速に遷移させるプリチャージャ部
（３０）と、を備えて構成され、 前記リセットラッチ部（２０）は、 ソースに外部供給電圧（Ｖｐｐ）が印加され、ゲートに
はローデコーダの出力信号が印加されてプルアップ機能
を行う第１PMOSトランジスタ（Ｐ２１）と、 該第１PMOSトランジスタ（Ｐ２１）のドレインにソース
が連結され、ドレインは前記デコーディング部（１０）
の出力端及び前記プリチャージャ部（３０）の出力端に
連結されたノード（ｎ０）と連結され、ゲートには外部
のプリデコーディング部からプリデコーディングして出
力されるローアドレス信号群（Ｘ１〜Ｘｎ）中、何れか
１つが印加され、ラッチ状態の転換時に、前記第１PMOS
トランジスタ（Ｐ２１）のプルアップ能力を低下させる
第２PMOSトランジスタ（Ｐ２２）と、 外部供給電圧（Ｖｐｐ）と接地電圧（Ｖｓｓ）間に直列
連結され、前記ノード（ｎ０）の状態を反転させるイン
バータとして働いてローデコーダの出力を決定する第３
PMOSトランジスタ（Ｐ２３）及びNMOSトランジスタ（Ｎ
２１）と、 を備えて構成されることを特徴とする半導体
メモリ装置のローデコーダ。 - 【請求項２】 前記リセットラッチ部（２０）は、ドレ
インが前記デコーディング部（１０）の出力端及び前記
プリチャージャ部（３０）の出力端に連結されたノード
（ｎ０）と連結され、ゲートにはローデコーダの出力信
号が印加されてプルアップ機能を行う第２PMOSトランジ
スタ（Ｐ２２）と、 ソースに外部供給電圧（Ｖｐｐ）が印加され、ゲートに
は外部のプリデコーディング部からプリデコーディング
して出力されるローアドレス信号群（Ｘ１〜Ｘｎ）中、
何れか一つが印加され、ドレインは、前記第２PMOSトラ
ンジスタ（Ｐ２２）のソースと連結され、外部供給電圧
（Ｖｐｐ）を直接制限して該第2PMOS トランジスタ（Ｐ
２２）のプルアップ能力を低下させる第１PMOSトランジ
スタ（Ｐ２１）と、 外部供給電圧（Ｖｐｐ）と接地電圧（Ｖｓｓ）間に直列
連結され、前記ノード（ｎ０）の状態を反転して出力
し、インバータの役割をしてローデコーダの出力を決定
する第３PMOSトランジスタ（Ｐ２３）及びNMOSトランジ
スタ（Ｎ２１）と、を備えて構成されることを特徴とす
る請求項１記載の半導体メモリ装置のローデコーダ。 - 【請求項３】 前記リセットラッチ部（２０）は、前記
外部供給電圧（Ｖｐｐ）がソースに印加され、ゲートに
は、ローデコーダの出力信号が印加してプルアップ機能
を行う第１PMOSトランジスタ（Ｐ２１）と、 該第１PMOSトランジスタ（Ｐ２１）のドレインにソース
が連結され、ドレインは、前記デコーディング部（１
０）の出力端及び前記プリチャージャ部（３０）の出力
端に連結されたノード（ｎ０）と連結され、ゲートには
外部のプリデコーディング部から出力されるブロック選
択信号（ＢＳ）が印加され、 ラッチ状態の転換時に、前記第１PMOSトランジスタ（Ｐ
２１）のプルアップ能力を低下させる第２PMOSトランジ
スタ（Ｐ２２）と、 前記外部供給電圧（Ｖｐｐ）と接地電圧（Ｖｓｓ）間に
直列連結され、前記ノード（ｎ０）の状態を反転して出
力し、インバータの役割をしてローデコーダの出力を決
定する第３PMOSトランジスタ（Ｐ２３）及びNMOSトラン
ジスタ（Ｎ２１）と、を備えて構成されることを特徴と
する請求項１記載の半導体メモリ装置のローデコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR49917/1996 | 1996-10-30 | ||
| KR1019960049917A KR100237624B1 (ko) | 1996-10-30 | 1996-10-30 | 반도체 메모리장치의 로우 디코더 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144081A JPH10144081A (ja) | 1998-05-29 |
| JP3016753B2 true JP3016753B2 (ja) | 2000-03-06 |
Family
ID=19479669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28321697A Expired - Fee Related JP3016753B2 (ja) | 1996-10-30 | 1997-10-16 | 半導体メモリ装置のローデコーダ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5949735A (ja) |
| JP (1) | JP3016753B2 (ja) |
| KR (1) | KR100237624B1 (ja) |
| DE (1) | DE19748023B4 (ja) |
| TW (1) | TW351810B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180955B2 (en) * | 2000-08-22 | 2007-02-20 | Texas Instruments Incorporated | Parallel concatenated trellis-coded modulation with asymmetric signal mapping |
| DE19928454B4 (de) * | 1998-06-29 | 2010-01-21 | Fujitsu Microelectronics Ltd. | Speichervorrichtung mit Reihendecodierer |
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
| JP3241696B2 (ja) * | 1999-06-25 | 2001-12-25 | エヌイーシーマイクロシステム株式会社 | プリデコーダ回路 |
| US6144611A (en) * | 1999-09-07 | 2000-11-07 | Motorola Inc. | Method for clearing memory contents and memory array capable of performing the same |
| KR100507379B1 (ko) * | 2002-07-05 | 2005-08-09 | 주식회사 하이닉스반도체 | 워드라인 구동 회로 |
| KR100481857B1 (ko) | 2002-08-14 | 2005-04-11 | 삼성전자주식회사 | 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치 |
| KR100967109B1 (ko) * | 2003-10-28 | 2010-07-05 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 뱅크 제어 회로 |
| KR100699852B1 (ko) * | 2005-07-14 | 2007-03-27 | 삼성전자주식회사 | Ｈｐｍｏｓ를 이용한 불휘발성 메모리 장치의 워드라인디코더 |
| US8279704B2 (en) * | 2006-07-31 | 2012-10-02 | Sandisk 3D Llc | Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same |
| KR100825837B1 (ko) * | 2006-08-11 | 2008-04-28 | 엠텍비젼 주식회사 | 시모스 이미지 센서, 및 시모스 이미지 센서의 로우디코더와 그의 제어 방법 |
| US7542370B2 (en) * | 2006-12-31 | 2009-06-02 | Sandisk 3D Llc | Reversible polarity decoder circuit |
| KR101376213B1 (ko) * | 2006-12-31 | 2014-03-21 | 쌘디스크 3디 엘엘씨 | 반전 가능 극성 디코더 회로 및 관련 방법 |
| US7525869B2 (en) * | 2006-12-31 | 2009-04-28 | Sandisk 3D Llc | Method for using a reversible polarity decoder circuit |
| JP5202248B2 (ja) | 2008-11-26 | 2013-06-05 | パナソニック株式会社 | 半導体記憶装置 |
| US8495273B2 (en) * | 2010-07-16 | 2013-07-23 | Texas Instruments Incorporated | Switch employing precharge circuits |
| JP2013114700A (ja) * | 2011-11-25 | 2013-06-10 | Elpida Memory Inc | 半導体装置 |
| US8913436B2 (en) * | 2013-03-14 | 2014-12-16 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) with word line driver/decoder using a charge pump voltage |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0113252Y1 (ko) * | 1991-12-24 | 1998-04-14 | 문정환 | 워드라인 전압 공급회로 |
| KR960006373B1 (ko) * | 1992-10-31 | 1996-05-15 | 삼성전자주식회사 | 반도체 메모리 장치의 워드라인 구동회로 |
| US5327026A (en) * | 1993-02-17 | 1994-07-05 | United Memories, Inc. | Self-timed bootstrap decoder |
| US5615164A (en) * | 1995-06-07 | 1997-03-25 | International Business Machines Corporation | Latched row decoder for a random access memory |
-
1996
- 1996-10-30 KR KR1019960049917A patent/KR100237624B1/ko not_active IP Right Cessation
-
1997
- 1997-10-16 JP JP28321697A patent/JP3016753B2/ja not_active Expired - Fee Related
- 1997-10-23 TW TW086115688A patent/TW351810B/zh not_active IP Right Cessation
- 1997-10-23 US US08/956,361 patent/US5949735A/en not_active Expired - Lifetime
- 1997-10-30 DE DE19748023A patent/DE19748023B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19748023A1 (de) | 1998-05-07 |
| JPH10144081A (ja) | 1998-05-29 |
| KR19980030478A (ko) | 1998-07-25 |
| KR100237624B1 (ko) | 2000-01-15 |
| US5949735A (en) | 1999-09-07 |
| DE19748023B4 (de) | 2004-04-08 |
| TW351810B (en) | 1999-02-01 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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