JP3016753B2 - 半導体メモリ装置のローデコーダ - Google Patents
半導体メモリ装置のローデコーダInfo
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Description
のロー(row)デコーダに係るもので、詳しくは、プリデ
コーディングされたロー(row)アドレス信号により半導
体メモリのワードライン(word line)駆動装置及びワー
ドラインを夫々駆動し得る半導体メモリ装置のローデコ
ーダに関するものである。
においては、米国特許第5,412,331 号に記載され、図5
に示したように、接地電圧VssにNMOSトランジスタ
(N1、N2、N3)が夫々直列連結され、外部のプリ
デコーディング部(図示されず)から、出力するローア
ドレス信号DRAi、DRAj、DRAkを夫々受け、
否定論理積演算して、デコーディングするデコーディン
グ部15と、外部供給電圧Vppと前記接地電圧Vss
間に直列に連結され、前記デコーディング部15の出力
信号を反転して出力し、インバータの役割をするPMOSト
ランジスタP1及びNMOSトランジスタN4と、該反転さ
れた出力信号がゲートに印加され、前記外部供給電圧V
ppはソースに印加され、ドレインが前記デコーディン
グ部15の出力ノードn0と連結されてプルアップ機能
を行うPMOSトランジスタP2とを備えたラッチ部25
と、該ラッチ部25の出力ノードn1にドレインが連結
され、ソースに接地電圧Vssが印加され、ゲートには
外部から入力するワードラインリセット信号(φWR)
が印加されるNMOSトランジスタN5を備えてローデコー
ダの出力をリセットさせるリセット部35と、から構成
され、外部のワードラインWLを駆動させるワードライ
ン駆動器(図示されず)と連結されていた。
メモリ装置のローデコーダの動作について、説明する。
には、ハイレベルのワードラインリセット信号(φW
R)によりNMOSトランジスタN5がターンオンされ、ラ
ッチ部25とリセット部35との間に連結された接続ノ
ードn1が接地電圧Vssのローレベルにプルダウンさ
れて該当するワードライン駆動器はローレベルのリセッ
ト状態を維持する。
信号がゲートに印加されるとラッチ部25のプルアップ
PMOSトランジスタP2がターンオンされ、該PMOSトラン
ジスタP2の出力端及びデコーディング部15間の接続
ノードn0がハイレベルになり、前記ラッチ部25のNM
OSトランジスタN4もターンオンされてローデコーダの
出力は継続してローレベルを維持する。
には、前記ワードラインリセット信号(φWR)がロー
レベルになって、該リセット信号が印加されると前記リ
セット部35のNMOSトランジスタN5はターンオフさ
れ、プリデコーディングされた外部アドレス信号のDR
Ai、DRAj、DRAkが全てハイレベルになると、
前記ラッチ部25のインバータ機能を行うPMOSトランジ
スタP1及びNMOSトランジスタN4のゲートへの入力は
ローレベルになる。
トランジスタP1がターンオンされると、ローデコーダ
の出力は外部供給電圧Vppのハイレベルにプルアップ
され、該ローデコーダの出力信号により外部のワードラ
イン駆動器(図示されず)が駆動されて、該ワードライ
ン駆動器に連結されたワードラインWLが活性化され、
メモリセル(図示されず)に貯蔵されたデータが読取
り、又は、書込みされる。
ゲートに印加するプルアップ用PMOSトランジスタP2は
ターンオフされ、インバータの役割を行う各MOS トラン
ジスタP1及びN4に入力する接続ノードn0の信号
は、否定論理積を行う各NMOSトランジスタ(N2、N
3、N4)の出力のみにより影響を受ける。
来の半導体メモリ装置のローデコーダにおいては、前記
デコーディング部15の各NMOSトランジスタN1、N
2、N3に入力するプリデコーディングされた各ローア
ドレス信号DRAi、DRAj、DRAkよりも、プル
アップ用PMOSトランジスタP2に連結された外部供給電
圧Vppのレベルの方が高いため、ワードラインの選択
動作時には、前記デコーディング部15とラッチ部25
間の接続ノードn0がハイレベルからローレベルへの遷
移が遅れ、前記各NMOSトランジスタN1、N2、N3及
びMOS トランジスタP1、N4を経て流れる電流量が増
加して消耗電力が多くなるという不都合な点があった。
は、プルアップ用の前記ラッチ部25のPMOSトランジス
タP2よりも、プルダウン用の前記デコーディング部1
5の各NMOSトランジスタN1、N2、N3をより強化し
なければならない。このため、それらのNMOSトランジス
タN1、N2、N3の大きさを増大しなければならない
ため、半導体メモリの占有面積が増加するという不都合
な点があった。
遷移速度を迅速にし、消耗電力を減らして半導体メモリ
のデータアクセス時間を短縮し得る半導体メモリ装置の
ローデコーダを提供しようとするものである。
を達成するため、本発明に係る半導体メモリ装置のロー
デコーダにおいては、外部のプリデコーディング部から
プリデコーディングして出力されるローアドレス信号
(X1〜Xn)をデコーディングするデコーディング部
(10)と、該デコーディング部(10)の出力により
ワードラインの選択動作時には、外部供給電圧Vppに
よりプルアップ動作を低下させ、出力を迅速に遷移し
て、セット状態を維持し、ワードラインが選択されてい
ない動作時には、出力をリセット状態に維持するリセッ
トラッチ部(20)と、外部のプリデコーディング部か
らプリデコーディングされ入力するリセット信号(RE
SET)、又は、反転されたリセット信号(/RESE
T)により前記リセットラッチ部(20)の出力を迅速
に遷移させるプリチャージャ部(30)と、を備えて構
成されている。
ードラインが選択されない動作時には、プルアップ用ト
ランジスタの動作を強化させてワードラインが安定され
たロー状態(リセット)を維持し、 ワードラインの選択
される動作時には、プルアップ用トランジスタの動作を
強化させプルダウン動作が容易に行われるようにしてロ
ーデコーダの遷移速度を迅速にし、メモリのアクセスタ
イムを改善させ、該遷移動作が行われる間に、プルアッ
プ及びプルダウン用トランジスタを経て流れるオーバー
ラップ電流を減少し、プルアップ制限用トランジスタを
更に備え、プルダウントランジスタの機能をプルアップ
トランジスタよりも強化するようになっているため、 プ
ルダウントランジスタの大きさを縮小して半導体メモリ
の占有面積を最少化することができる。
し、図面を用いて説明する。本発明に係る半導体メモリ
装置のローデコーダの第1実施形態においては、図1に
示したように、外部のプリデコーディング部(図示され
ず)からプリデコーディングして出力されるローアドレ
ス信号群(X1〜Xn)を夫々デコーディングするデコ
ーディング部10と、該デコーディング部10の出力に
よりワードラインの選択動作時には、外部供給電圧Vp
pによるプルアップ動作を低下させて出力をセット状態
に迅速に遷移させ、ワードラインが選択されない動作時
には、出力をリセット状態に維持するリセットラッチ部
20と、前記外部のプリデコーディング部から出力する
リセット信号(RESET)、又は、反転されたリセッ
ト信号(/RESET)により前記リセットラッチ部2
0の出力を迅速に遷移させるプリチャージャ部30と、
を備えて構成されている。
定記号として、オーバーラインを付した(RESE
T)、つまり
処理又は画像入力処理をすると繁雑なので、(/RES
ET)なる記号でこれらに代える。
述するノードn0と接地電圧Vss間に直列連結され、
各ゲートには外部のプリデコーディング部からプリデコ
ーディングして出力される前記ローアドレス信号(X1
〜Xn)を夫々否定論理積して演算し、該プリデコーデ
ィングされたアドレス信号をデコーディングしてリセッ
トラッチ部20に出力する複数のNMOSトランジスタ(N
10−1〜N10−n)を備えている。
スに前記外部供給電圧Vppが印加され、ゲートにはロ
ーデコーダの出力信号が印加するプルアップ用第1PMOS
トランジスタP21と、該第1PMOSトランジスタP21
のドレインにソースが連結され、ドレインは前記デコー
ディング部10の出力端及びプリチャージャ部30の出
力端に連結されたノードn0と連結され、ゲートには外
部のプリデコーディング部からプリデコーディングして
入力するアドレス信号中何れ一つが印加されてラッチ状
態に転換される時、(ワードライン選択動作に転換す
る)該第1PMOSトランジスタP21のプルアップ能力を
低下させる第2PMOSトランジスタP22と、前記外部供
給電圧Vppと接地電圧Vss間に直列連結され、前記
ノードn0の状態を反転して出力し、インバータの役割
をしてローデコーダの出力を決定する第3PMOSトランジ
スタP23及びNMOSトランジスタN21と、を備えてい
る。
前記NMOSトランジスタN21間にはノードn1が連結さ
れ、該ノードn1は、ローデコーダの出力端として、外
部のワードラインWLを駆動させるワードライン駆動器
(図示されず)と連結される。
レインが、前記デコーディング部10及び前記リセット
ラッチ部20に連結され、ソースには前記外部供給電圧
Vppが印加され、ゲートには外部のプリデコーディン
グ部から入力する反転されたリセット信号(/RESE
T)が印加され、該反転されたリセット信号(/RES
ET)によりワードラインが選択されない動作時に、前
記リセットラッチ部20の前記第1PMOSトランジスタP
21の出力によるプルアップ動作を強化させ、該リセッ
トラッチ部20の出力信号を迅速に遷移して、安定なロ
ー状態を維持するPMOSトランジスタP30を備えてい
る。
第1実施形態の動作に対し、図1を用いて説明する。先
ず、ワードラインが選択されない動作時には、デコーデ
ィング部10は、外部のプリデコーディング部からプリ
デコーディングして出力されるローアドレス信号群(X
1〜Xn)によりハイレベルの信号を出力し、その後、
プリデコーディング部から出力する反転されたローレベ
ルのリセット信号(/RESET)により前記プリチャ
ージャ部30の前記PMOSトランジスタP30がハイレベ
ルの信号を出力すると、接続ノードn0はハイにプルア
ップされ、第3PMOSトランジスタP23及びNMOSトラン
ジスタN21の出力はローレベル(リセット状態)にな
る。
力によりワードライン駆動器はワードラインWLをロー
状態に維持する。このとき、ワードラインが選択される
動作、又は、選択されない動作は、外部のプリデコーデ
ィング部からプリデコーディングして入力するローアド
レス信号群(X1〜Xn)により決定され、該プリデコ
ーディングされたローアドレス信号群(X1〜Xn)が
全てハイレベルであるとき、ワードラインが選択される
が、ワードラインの選択動作時には、反転されたハイレ
ベルのリセット信号(/RESET)が前記PMOSトラン
ジスタP30をオフさせ、このような動作中にも、ロー
デコーダは、前記リセットラッチ部20の動作により継
続して出力をロー状態に維持する。
らプリデコーディングして出力される前記ローアドレス
信号群(X1〜Xn)が全てハイレベルであると、否定
論理積された前記デコーディング部10の出力によりノ
ードn0はローレベルにプルダウンされ、前記リセット
ラッチ部20の出力がハイレベルに遷移されて外部のワ
ードライン駆動器によりワードラインWLが活性化され
る。
リセットラッチ部20の第1PMOSトランジスタP21
は、前記接地電圧Vssレベルに近い電圧がゲートに印
加されるため、ターンオンされてハイレベルの信号を出
力し、前記外部供給電圧Vppレベルよりも低い電圧レ
ベルを有し、プリデコーディングされたローアドレス信
号(X1)がゲートに印加する前記第2PMOSトランジス
タP22は、若干ターンオンされるが、該第2PMOSトラ
ンジスタP22のターンオン抵抗が極めて高いため、該
第2PMOSトランジスタP22は、第1PMOSトランジスタ
P21の出力を制限し、前記デコーディング部10のNM
OSトランジスタ群(N10−1〜N10−n)の出力に
よるノードn0のプルダウン動作が該第1PMOSトランジ
スタP21の出力によるプルアップ動作よりも容易に行
われる。
レベル(セット状態)に遷移されると、前記リセットラ
ッチ部20の前記第1PMOSトランジスタP21は完全に
ターンオフされ、ノードn1は完全なローレベルにな
る。
らワードラインが選択される動作に転換されるとき、即
ち、前記プリチャージャ部30のPMOSトランジスタP3
0のゲートに印加する反転されたリセット信号(/RE
SET)がハイレベルであっても、前記デコーディング
部10に入力するプリデコーディングされたアドレス信
号(X1〜Xn)は全てハイ状態でなく、第2PMOSトラ
ンジスタP22のゲートに印加するアドレス信号X1の
ものがハイ状態であると、該第2PMOSトランジスタはゲ
ートに印加する電圧が、ソースに印加される前記外部供
給電圧Vppよりも低くて弱くターンオンされるため、
前記リセットラッチ部20はローレベルのラッチループ
を継続して維持し、ワードラインはローレベルの安定し
た状態を維持する。
には、前記プリチャージャ部30の前記PMOSトランジス
タP30が、接続ノードn0の電圧レベルのプルアップ
を強化してローデコーダの出力を迅速にローレベルに遷
移させ、外部のワードライン駆動器及びワードラインW
Lが安定なロー状態を維持すべく、ワードラインの選択
動作時には、前記リセットラッチ部20の第2PMOSトラ
ンジスタP22により前記第1PMOSトランジスタP21
のプルアップ能力が低下されるため、接続ノードn0の
プルダウンが容易に行われるようになる。
P21、P22及びデコーディング部10のNMOSトラン
ジスタ群(N10−1〜N10−n)を経て流れる電流
を減少させ、ローデコーダの遷移速度を向上し、該NMOS
トランジスタ群(N10−1〜N10−n)の大きさを
縮小してローデコーダの占有面積を低減することができ
る。
示したように、デコーディング部10及びプリチャージ
ャ部30は、第1実施形態と同様に構成され、リセット
ラッチ部20bは、外部のプリデコーディング部からプ
リデコーディングして出力される前記ローアドレス信号
X1が第1PMOSトランジスタP21のゲートに印加さ
れ、接続ノードn0と連結された第2PMOSトランジスタ
P22のゲートにはローディコーダの出力信号が印加し
てローデコーダのワードラインが選択される動作時に
は、前記第1PMOSトランジスタP21が前記外部供給電
圧Vppを直接制限するように構成され、インバータと
して、前記リセットラッチ部20bの出力を決定する前
記第3PMOSトランジスタP23及び前記NMOSトランジス
タN21は、第1実施形態と同様に連結されている。
実施形態の動作に対し、図2を用いて説明する。先ず、
ワードラインが選択されない動作時には、第1実施形態
と同様に、外部から入力するロー状態の反転されたリセ
ット信号(/RESET)に従って出力されたローデコ
ーダの出力により外部のワードライン駆動器がワードラ
インWLをロー状態に維持させる。
ハイレベルの反転されたリセット信号(/RESET)
が前記プリチャージャ部30の前記PMOSトランジスタP
30をターンオフさせ、ローデコーダは、前記リセット
ラッチ部20bの動作により継続して出力をロー状態に
維持する。
プリデコーディングして出力される全ての前記ローアド
レス信号群(X1〜Xn)がハイレベルであると、否定
論理積して演算を行う前記デコーディング部10の出力
により接続ノードn0は、ローレベルにプルダウンさ
れ、前記リセットラッチ部20bの出力信号は、ハイレ
ベルにプルアップされて前記ワードライン駆動器を経て
ワードラインWLを活性化させる。
リセットラッチ部20bの第1PMOSトランジスタP21
は、前記外部供給電圧Vppレベルよりも低い電圧を有
して、プリデコーディングされたアドレス信号がゲート
に印加して、若干ターンオンされ、前記第2PMOSトラン
ジスタ22は、接地電圧Vssに近いレベルの電圧がゲ
ートに印加されるため、ターンオン状態になる。
は、ターンオン抵抗が極めて大きいため、前記外部供給
電圧Vppを直接制限して前記第2PMOSトランジスタP
22のプルアップ能力を低下させる。よって、前記デコ
ーディング部10のNMOSトランジスタ(N10−1〜N
10−n)による接続ノードn0のプルダウン動作が前
記第2PMOSトランジスタP22によるプルアップ動作よ
りも容易に行われる。
らワードラインが選択される動作に転換されるとき、即
ち、前記プリチャージャ部30のPMOSトランジスタP3
0のゲートに印加する反転されたリセット信号(/RE
SET)がハイレベルであっても、デコーディング部1
0に入力するプリデコーディングされたアドレス信号群
(X1〜Xn)が全てハイ状態ではなく、前記第1PMOS
トランジスタP21のゲートに印加するアドレス信号X
1のみがハイ状態であると、該第1PMOSトランジスタP
21は、ゲートに印加する電圧がソースに印加する外部
供給電圧Vppよりも低いため、若干ターンオンされ、
前記リセットラッチ部20bは、ローレベルのラッチル
ープを継続的に維持してワードラインはローレベルの安
定された状態を維持する。
は、図3に示したように、デコーディング部10及びプ
リチャージャ部30は、第1実施形態と同様に構成さ
れ、リセットラッチ部20cは、ローデコーダの出力信
号が前記第1PMOSトランジスタP21のゲートに印加さ
れ、接続ノードn0と連結された前記第2PMOSトランジ
スタP22のゲートには外部のプリデコーディング部か
らプリデコーディングして、出力される低電圧のブロッ
ク選択信号BSが印加して前記第1PMOSトランジスタP
21のプルアップ動作を制限するように構成されてい
る。且つ、インバータとして、前記リセットラッチ部2
0cの出力を決定する第3PMOSトランジスタP23及び
NMOSトランジスタN21は、第1実施形態と同様に連結
されている。
実施形態の動作を説明する。ワードラインの選択動作時
には、前記リセットラッチ部20cの前記第2PMOSトラ
ンジスタP22のゲートに低電圧のブロック選択信号B
Sが印加され、本発明の第1実施形態のリセットラッチ
部20cの第2PMOSトランジスタP22と同様に前記第
1PMOSトランジスタP21のプルアップ動作を制限して
前記デコーディング部10の出力による接続ノードn0
のプルダウン動作が容易に行われる。
様に行われるが、特に、第3施形態では、プリデコーデ
ィングされたローアドレス信号のキャパシタンスローデ
ィングを低減することができる。
図4に示したように、前記第1実施形態とは別に、外部
のプリデコーディング部から出力されるリセット信号
(RESET)がゲートに印加するNMOSトランジスタN
30を備えてリセットラッチ部20の出力を迅速に遷移
させるプリチャージャ部30dを構成し、その他のデコ
ーディング部10及びリセットラッチ部20は、本発明
の第1実施形態と同様に構成されている。
実施形態の動作を説明する。第1実施形態の動作及び作
用と類似で、前記プリチャージャ部30dの前記NMOSト
ランジスタN30は、外部のプリデコーディング部から
出力してゲートに印加されるリセット信号RESETに
よりワードラインの選択されない動作時には(リセット
信号がハイレベルである)ターンオンされ、接続ノード
n0をハイレベルに維持してローデコーダの出力を安定
なリセット状態に維持し、 ワードラインの選択動作時に
は(リセット信号がローレベルである)、ターンオフさ
れ、前記デコーディング部10の出力より接続ノード1
0が容易にローレベルに遷移されるようになっている。
1PMOSトランジスタP21のプルアップを制限する第2
PMOSトランジスタP22の動作は、第1実施形態と同様
である。且つ、第4実施形態のその他の動作は第1実施
形態と同様である。
メモリ装置のローデコーダにおいて、請求項1の発明で
は、ワードラインが選択されない動作時には、プルアッ
プ用ランジスタの動作を強化させてワードラインを安定
したロー状態(リセット)に維持し、ワードラインの選
択動作時には、プルアップ用トランジスタの動作を低下
させてプルダウン動作が容易に行われるようになってい
るため、ローデコーダの遷移速度を迅速にし、メモリア
クセスタイムを改善させる。且つ、その遷移動作中に、
プルアップ及びプルダウントランジスタを経て流れるオ
ーバーラップ電流を低減し、プルアップ制限用トランジ
スタを更に備えてプルダウン用トランジスタの能力をプ
ルアップ用トランジスタよりも強化するようになってい
るため、プルダウン用トランジスタの大きさを縮小して
半導体メモリの占有面積を最小化し得るという効果があ
る。
は、ワードラインが選択されない時に、リセットラッチ
部のプルアップ用トランジスタの出力によるプルアップ
動作を強化させ、ワードラインを安定したロー状態(リ
セット)に維持し得ると言う効果がある。
ーデコーダの請求項4、5及び6においては、ワードラ
インが選択されない動作時には、プルアップ動作が強化
して、ワードラインを安定したロー状態に維持し、ワー
ドラインの選択動作時には、プルアップ用トランジスタ
のプルアップ動作を低下してデコーディング部の出力に
よるプルダウン動作が容易に行われるようになっている
ため、ローデコーダの遷移速度を向上し得るという効果
がある。
ローデコーダの請求項7においては、NMOSトランジスタ
の大きさを縮小して半導体メモリの占有面積を低減し得
るという効果がある。
の第1実施形態を示した回路図である。
の第2実施形態を示した回路図である。
の第3実施形態を示した回路図である。
の第4実施形態を示した回路図である。
回路図である。
ンジスタ P21〜P23、P30:第1〜第3PMOSトランジス
タ、PMOSトランジスタ X1〜Xn:プリデコーディングされたローアドレス信
号 n0、n1:ノード
Claims (3)
- 【請求項1】 外部のプリデコーディング部からプリデ
コーディングして出力されるローアドレス信号群(X1
〜Xn)を夫々デコーディングするデコーディング部
(10)と、 該デコーディング部(10)の出力によりワードライン
の選択動作時には、外部供給電圧(Vpp)によるプル
アップ動作を低下させ、出力を迅速に遷移してセット状
態に維持し、ワードラインが選択されない動作時には、
出力をリセット状態に維持するリセットラッチ部(2
0)と、 外部のプリデコーディング部からプリデコーディングし
て入力されるリセット信号により前記リセットラッチ部
(20)の出力を迅速に遷移させるプリチャージャ部
(30)と、を備えて構成され、 前記リセットラッチ部(20)は、 ソースに外部供給電圧(Vpp)が印加され、ゲートに
はローデコーダの出力信号が印加されてプルアップ機能
を行う第1PMOSトランジスタ(P21)と、 該第1PMOSトランジスタ(P21)のドレインにソース
が連結され、ドレインは前記デコーディング部(10)
の出力端及び前記プリチャージャ部(30)の出力端に
連結されたノード(n0)と連結され、ゲートには外部
のプリデコーディング部からプリデコーディングして出
力されるローアドレス信号群(X1〜Xn)中、何れか
1つが印加され、ラッチ状態の転換時に、前記第1PMOS
トランジスタ(P21)のプルアップ能力を低下させる
第2PMOSトランジスタ(P22)と、 外部供給電圧(Vpp)と接地電圧(Vss)間に直列
連結され、前記ノード(n0)の状態を反転させるイン
バータとして働いてローデコーダの出力を決定する第3
PMOSトランジスタ(P23)及びNMOSトランジスタ(N
21)と、 を備えて構成されることを特徴とする半導体
メモリ装置のローデコーダ。 - 【請求項2】 前記リセットラッチ部(20)は、ドレ
インが前記デコーディング部(10)の出力端及び前記
プリチャージャ部(30)の出力端に連結されたノード
(n0)と連結され、ゲートにはローデコーダの出力信
号が印加されてプルアップ機能を行う第2PMOSトランジ
スタ(P22)と、 ソースに外部供給電圧(Vpp)が印加され、ゲートに
は外部のプリデコーディング部からプリデコーディング
して出力されるローアドレス信号群(X1〜Xn)中、
何れか一つが印加され、ドレインは、前記第2PMOSトラ
ンジスタ(P22)のソースと連結され、外部供給電圧
(Vpp)を直接制限して該第2PMOS トランジスタ(P
22)のプルアップ能力を低下させる第1PMOSトランジ
スタ(P21)と、 外部供給電圧(Vpp)と接地電圧(Vss)間に直列
連結され、前記ノード(n0)の状態を反転して出力
し、インバータの役割をしてローデコーダの出力を決定
する第3PMOSトランジスタ(P23)及びNMOSトランジ
スタ(N21)と、を備えて構成されることを特徴とす
る請求項1記載の半導体メモリ装置のローデコーダ。 - 【請求項3】 前記リセットラッチ部(20)は、前記
外部供給電圧(Vpp)がソースに印加され、ゲートに
は、ローデコーダの出力信号が印加してプルアップ機能
を行う第1PMOSトランジスタ(P21)と、 該第1PMOSトランジスタ(P21)のドレインにソース
が連結され、ドレインは、前記デコーディング部(1
0)の出力端及び前記プリチャージャ部(30)の出力
端に連結されたノード(n0)と連結され、ゲートには
外部のプリデコーディング部から出力されるブロック選
択信号(BS)が印加され、 ラッチ状態の転換時に、前記第1PMOSトランジスタ(P
21)のプルアップ能力を低下させる第2PMOSトランジ
スタ(P22)と、 前記外部供給電圧(Vpp)と接地電圧(Vss)間に
直列連結され、前記ノード(n0)の状態を反転して出
力し、インバータの役割をしてローデコーダの出力を決
定する第3PMOSトランジスタ(P23)及びNMOSトラン
ジスタ(N21)と、を備えて構成されることを特徴と
する請求項1記載の半導体メモリ装置のローデコーダ。
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