JPH1055675A - 半導体記憶回路 - Google Patents

半導体記憶回路

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JPH1055675A
JPH1055675A JP8211018A JP21101896A JPH1055675A JP H1055675 A JPH1055675 A JP H1055675A JP 8211018 A JP8211018 A JP 8211018A JP 21101896 A JP21101896 A JP 21101896A JP H1055675 A JPH1055675 A JP H1055675A
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Abstract

(57)【要約】 【課題】 半導体記憶回路において、異なるワード線を
選択した際のデータの読み出しを高速に行う。 【解決手段】 複数バンクで構成されるＤＲＡＭにおい
て、センスアンプ活性化信号接続制御回路２００は各バ
ンクで独立に動作するセンスアンプ活性化信号０７，０
８，１０７，１０８をバンク間で接続している。センス
アンプ活性化信号接続制御回路の制御信号は、選択され
たバンクのメモリセルのデータのセンス動作時に制御さ
れ、これによって、活性化状態にある非選択バンクのセ
ンスアンプ活性化信号から選択バンク側のセンスアンプ
活性化信号への電荷供給を制御するして、センス動作を
高速に行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のバンクで構
成されるダイナミックランダムアクセスメモリ（以下Ｄ
ＲＡＭと呼ぶ）に関し、特に、バンク間におけるセンス
アンプ活性化信号の接続制御回路に関する。
【０００２】
【従来の技術】一般に、複数のバンクで構成されるＤＲ
ＡＭにおいて、メモリセルのデータ読み出しの際には、
選択されたバンクに対しては、通常のＤＲＡＭの動作と
同一であり、一方、非選択バンクでは、この非選択バン
クが選択されていた際に選ばれたワード線上のメモリセ
ルのデータをビット線に取り出したセンスアンプが活性
化した状態（活性化状態）を保持している。
【０００３】ここで、図６に複数バンクで構成されるＤ
ＲＡＭとして２バンク構成のＤＲＡＭのメモリセル周辺
部の一例を示す。
【０００４】図６を参照して、図示のＤＲＡＭはバンク
０及び１を備えており、バンク０は複数のメモリセル０
０乃至０３、センスアンプ０５及び０６、センスアンプ
０５及び０６に活性化信号を与えるセンスアンプドライ
バ０３及び０４、ロウデコーダ１１乃至１３、及びカラ
ム・デコーダ１４を有している。
【０００５】同様に、バンク１は、複数のメモリセル１
００乃至１０２、センスアンプ１０５及び１０６、セン
スアンプ１０５及び１０６に活性化信号を与えるセンス
アンプドライバ１０３及び１０４、ロウ・デコーダ１１
１乃至１１３、及びカラム・デコーダ１１４を有してい
る。
【０００６】ここで、図７も参照して、いま、バンク０
を選択バンク、バンク１を非選択バンクとすると、選択
されたバンク０におけるメモリセルのデータの読み出し
の際には、ロウアドレスストローブ（ＲＡＳＢ）の活性
化によって取り込まれたロウ・アドレスが、ロウ・デコ
ーダ１１，１２，１３でデコードされ、これによって、
ワード線が選択される。センスアンプ０５，０６の活性
化によって、選択されたワード線上のメモリセルのデー
タがビット線上に取り出され読み出し可能状態となった
後、カラムアドレスストローブ（ＣＡＳＢ）の活性化に
よって取り込まれたカラム・アドレスがカラム・デコー
ダ１４でデコードされる。これによって、ビット線が選
択され、データの読出しが行われる。
【０００７】前ワード線と異なるワード線上のメモリセ
ルのデータを読み出す際には、ロウアドレスストローブ
（ＲＡＳＢ）を非活性化し、センスアンプを非活性状態
にして動作が安定した後、ロウアドレスストローブ（Ｒ
ＡＳＢ）を活性化する。そして、前アドレスと異なる所
要のアドレスを取り込み、前ワード線と異なる所要のワ
ード線を選択する。その後、再度センスアンプ０５及び
０６を活性化する再センス動作を行い、これによって、
前ワード線と異なるワード線上のメモリセルのデータが
読み出される。
【０００８】一方、非選択バンク１においては、バンク
１が選択されていた際に選ばれたワード線上のメモリセ
ルのデータをビット線に取り出したセンスアンプ１０５
及び１０６が活性化した状態を保持しており、選択され
ているバンクにおいて異なるワードを選択しようとし
て、再センス動作を行った場合においても、前センスア
ンプ１０５及び１０６が活性化した状態を保持してい
る。
【０００９】
【発明が解決しようとする課題】上述のように、複数の
バンクで構成されるＤＲＡＭにおいて、選択されたバン
クのデータの読み出し際には、バンク構成を有さないＤ
ＲＡＭと同様に読出しが行われる結果、異なるワード線
を選択しようとした際、上述のように、再センス動作を
必要とする。このため、同一ワード線上のデータを読み
出す動作がセンス完了状態にあるため、高速に行われる
のに対して、異なるワード線を選択しようとすると、デ
ータ読出しが高速化できないという問題点がある。
【００１０】本発明の目的は、異なるワード線が選択さ
れた際においても高速にデータの読出しを行うことので
きるＤＲＡＭを提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば、データ
を記憶するメモリセルと、該メモリセルに接続され前記
データの入出力を制御するロウアドレスストローブに応
じて選択されるワード線及び前記ワード線により選択さ
れた前記メモリセルのデータをセンスするセンスアンプ
とを有するバンクを複数備える半導体記憶回路におい
て、前記センスアンプは第１及び第２のセンスアンプ活
性化信号に応じて活性化され、前記バンクの一つが選択
バンクとされ、残りが非選択バンクとされて該非選択バ
ンクは非活性の際には基準レベルに保持されており、前
記選択バンクにおいて前記センスアンプを駆動する際前
記ロウアドレスストローブに応じて前記非選択バンクの
いずれかから前記第１及び前記第２のセンスアンプ活性
化信号をそれぞれ第１及び第２の供給センスアンプ活性
化信号として前記選択バンクの前記センスアンプに供給
する制御手段を有することを特徴とする半導体記憶回路
が得られる。
【００１２】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
【００１３】図１を参照して、複数バンクで構成される
ＤＲＡＭとして２バンク構成ＤＲＡＭについて説明す
る。図１において、図６に示すＤＲＡＭと同一の構成要
素について同一の参照番号を付す。図示のＤＲＡＭはバ
ンク０及びバンク１を備えており、バンク０は、複数の
メモリセル００乃至０２、センスアンプ０５及び０６、
センスアンプ０５及び０６に活性化信号を与えるセンス
アンプドライバ０３及び０４、ロウ・デコーダ１１乃至
１３、及びカラム・デコーダ１４を有している。
【００１４】同様に、バンク１は、複数のメモリセル１
００乃至１０２、センスアンプ１０５及び１０６、セン
スアンプ１０５及び１０６に活性化信号を与えるセンス
アンプドライバ１０３及び１０４、ロウ・デコーダ１１
１乃至１１３、及びカラム・デコーダ１１４を有してい
る。さらに、図示のＤＲＡＭには、バンク０のセンスア
ンプ活性化信号とバンク１のセンスアンプ活性化信号と
の接続を制御するセンスアンプ活性化信号接続制御回路
２００及び２０１が備えられている。
【００１５】図２も参照して、データ読出しに際して
は、ロウアドレスストローブ（ＲＡＳＢ）の活性化によ
って取り込まれたロウ・アドレスが選択されたバンクの
ロウ・デコーダによりデコードされ、ワード線が選択さ
れる。そして、選択されたバンクのセンスアンプドライ
バよってセンスアンプ活性化信号が出力され、ビット線
上にデータが取り出され、読み出し可能状態となる。
【００１６】このセンスアンプ活性化の際、センスアン
プ活性化信号接続制御信号（ＣＳＡ）が“Ｈ”レベルに
なって、既に、活性化した状態にある非選択バンクのセ
ンスアンプ活性化信号と選択されたバンクのセンスアン
プ活性化信号とが接続され、非選択バンクのセンスアン
プ活性化信号及び非選択バンクのセンスアンプドライバ
から選択バンクのセンスアンプ活性化信号に電荷の供給
が行われる。この結果、センスアンプ活性化信号接続制
御回路がない場合に比べて、センスアンプの活性化が速
く行われる。
【００１７】次いで、カラムアドレスストローブ（ＣＡ
ＳＢ）の活性化によって取り込まれたカラム・アドレス
を選択されたバンクのカラム・デコーダによってデコー
ドする。これによって、ビット線が選択されてデータの
読み出しが行われる。
【００１８】一方、非選択バンクにおいては、非選択バ
ンクが選択されていた際に選択したワード線上のデータ
がビット線上に取り出された状態、即ち、センスアンプ
が活性化した状態にある。
【００１９】以下、図１に示したセンスアンプ活性化信
号接続制御回路の具体例を図面を参照して説明する。
【００２０】図３を参照して、図示のセンスアンプ活性
化信号接続制御回路は、Ｎチャネル型ＭＯＳトランジス
タＴｒＮ０及びＰチャネル型ＭＯＳトランジスタＴｒＰ
０を備えており、Ｎチャネル型ＭＯＳトランジスタＴｒ
Ｎ０のゲートには、センスアンプ活性時に“Ｈ”になる
制御信号ＣＳＡが入力されており、かつ、Ｎチャネル型
ＭＯＳトランジスタＴｒＮ０のソース及びドレインがバ
ンク０のセンスアンプ活性化信号ＳＡＮ及びバンク１の
センスアンプ活性化信号ＳＡＮに接続されている。
【００２１】Ｐチャネル型ＭＯＳトランジスタＴｒＰ０
のゲートにはセンスアンプ活性時に“Ｌ”になる制御信
号ＣＳＡバー（ＣＳＡの否定値）が入力されており、か
つ、Ｐチャネル型ＭＯＳトランジスタＴｒＰ０のソース
及びドレインがバンク０のセンスアンプ活性化信号ＳＡ
Ｐ及びバンク１のセンスアンプ活性化信号ＳＡＰに接続
されている。
【００２２】図示のセンスアンプ活性化信号接続制御回
路では、センスアンプの活性化時に入力されるワンショ
ットの“Ｈ”信号もしくは選択されたバンクがセンスア
ンプ活性化状態にある間“Ｈ”状態にある信号ＣＳＡ及
びＣＳＡの否定値であるＣＳＡバーによって、選択され
たバンクのセンスアンプ活性化時に選択されたバンク及
び非選択バンクのセンスアンプ活性化信号ＳＡＮ、ＳＡ
ＰがＭＯＳトランジスタＴｒＮ０及びＴｒＰ０を介して
接続された状態となる。この際、既に、活性化状態にあ
る非選択バンクのセンスアンプ活性化信号ＳＡＮ及びＳ
ＡＰにより電荷が供給されるため、選択されたバンクの
センスアンプ活性化動作が速く行われることになる。
【００２３】なお、センスアンプ活性化時にセンスアン
プ活性化信号接続制御回路に入力されるＣＳＡの波形が
ワンショットである場合について図２に示す。
【００２４】次に、図４を参照して、センスアンプ活性
化信号接続制御回路の他の例について説明する。
【００２５】図示のセンスアンプ活性化信号接続制御回
路は、Ｎチャネル型ＭＯＳトランジスタであるＴｒＮ１
乃至ＴｒＮ３とＰチャネル型ＭＯＳトランジスタＴｒＰ
１乃至ＴｒＰ３を備えている。
【００２６】Ｎチャネル型ＭＯＳトランジスタＴｒＮ１
のゲートには、センスアンプ活性時に“Ｈ”になる制御
信号ＣＳＡが入力されており、かつ、ＭＯＳトランジス
タＴｒＮ１のソース及びドレインの一方がバンク０のセ
ンスアンプ活性化信号ＳＡＮに接続され、他方がＭＯＳ
トランジスタＴｒＮ３のソース及びドレインのどちらか
一方に接続されている。
【００２７】Ｎチャネル型ＭＯＳトランジスタＴｒＮ３
のゲートには、センスアンプ活性時に“Ｈ”になる制御
信号ＣＳＡが入力されており、かつ、ＭＯＳトランジス
タＴｒＮ３のソース及びドレインの一方がバンク１のセ
ンスアンプ活性化信号ＳＡＮに接続され、他方がＭＯＳ
トランジスタＴｒＮ１のソース及びドレインのどちらか
一方に接続されている。
【００２８】Ｎチャネル型ＭＯＳトランジスタＴｒＮ２
のゲートには、センスアンプ活性時に“Ｈ”になる制御
信号ＣＳＡが入力されており、ＭＯＳトランジスタＴｒ
Ｎ２のドレインはＭＯＳトランジスタＴｒＮ１及びＴｒ
Ｎ３が接続されている接点Ａに接続されている。そし
て、いて、ＭＯＳトランジスタＴｒＮ２のソースは接地
レベルのＧＮＤに接続されている。
【００２９】Ｐチャネル型ＭＯＳトランジスタＴｒＰ１
のゲートには、センスアンプ活性時に“Ｌ”になる制御
信号ＣＳＡバー（ＣＳＡの否定値）が入力されており、
かつ、ＭＯＳトランジスタＴｒＰ１のソース及びドレイ
ンの一方がバンク０のセンスアンプ活性化信号ＳＡＰに
接続され、他方がＰチャネル型ＭＯＳトランジスタＴｒ
Ｐ３のソース及びドレインのどちらか一方に接続されて
いる。
【００３０】Ｐチャネル型ＭＯＳトランジスタＴｒＰ３
のゲートには、センスアンプ活性時に“Ｌ”になる制御
信号ＣＳＡバー（ＣＳＡの否定値）が入力されており、
かつ、ＭＯＳトランジスタＴｒＰ３のソース及びドレイ
ンの一方がバンク１のセンスアンプ活性化信号ＳＡＰに
接続され、他方がＭＯＳトランジスタＴｒＰ１のソース
及びドレインのどちらか一方に接続されている。
【００３１】Ｐチャネル型ＭＯＳトランジスタＴｒＰ２
のゲートには、センスアンプ活性時に“Ｌ”になる制御
信号ＣＳＡバー（ＣＳＡの否定値）が入力されており、
ＭＯＳトランジスタＴｒＰ２のドレインはＭＯＳトラン
ジスタＴｒＰ１及びＴｒＰ３が接続されている接点Ｂに
接続されている。そして、ＭＯＳトランジスタＴｒＰ２
のソースは電源レベルＶｃｃ接続されている。
【００３２】図示のセンスアンプ活性化信号接続制御回
路では、センスアンプの活性化時に入力されるワンショ
ットの“Ｈ”信号もしくは選択されたバンクがセンスア
ンプ活性化状態にある間“Ｈ”状態にある信号ＣＳＡ及
びＣＳＡの否定値であるＣＳＡバーによって、選択され
たバンクのセンスアンプ活性化時に、選択されたバンク
及び非選択バンクのセンスアンプ活性化信号ＳＡＮ，Ｓ
ＡＰがＭＯＳトランジスタＴｒＮ１，ＴｒＮ３及びＭＯ
ＳトランジスタＴｒＰ１，ＴｒＮ３を介して接続された
状態となる。この際、既に、活性化状態にある非選択バ
ンクのセンスアンプ活性化信号ＳＡＮ及びＳＡＰによっ
て電荷が供給されるととともにセンスアンプ活性化時に
ワンショットの“Ｈ”信号もしくは選択されたバンクが
センスアンプ活性化状態にある間“Ｈ”状態にある信号
ＣＳＡ及びＣＳＡの否定値であるＣＳＡバーによって、
“ＯＮ”状態にあるＭＯＳトランジスタＴｒＮ２及びＴ
ｒＰ２からも電荷が供給される。この結果、選択された
バンクのセンスアンプ活性化動作が速く行われることに
なる。
【００３３】センスアンプ活性化信号接続制御信号（Ｃ
ＳＡ）をワンショット発生させる際には、例えば、図５
に示す回路が用いられる。図示の発生回路は、遅延回路
３００及び３０１、ＮＡＮＤ素子３０２、インバータ素
子３０３及び３０４を備えており、遅延回路３００には
ロウアドレスストローブ（ＲＡＳＢ）が入力信号として
与えられる。
【００３４】遅延回路３００の出力信号は遅延回路３０
１及びインバータ素子３０３に与えられ、遅延回路３０
１の出力信号とインバータ素子３０３の出力信号と２入
力ＮＡＮＤ素子３０２に与えられる。そして、２入力Ｎ
ＡＮＤ素子３０２の出力信号はインバータ素子３０４に
与えられる。これによって、インバータ素子３０４から
センスアンプ活性化信号接続制御信号ＣＳＡが出力され
る。
【００３５】
【発明の効果】以上説明したように、本発明では、選択
されたバンクのセンスアンプ活性化信号と非選択バンク
のセンスアンプ活性化信号とをセンスアンプ活性化信号
接続制御回路を用いて接続するようにしたから、再セン
ス動作の際、既に、活性化状態にある非選択バンクのセ
ンスアンプ活性化信号を選択されたバンクのセンスアン
プ活性化信号を介してセンスアンプの活性化に使用でき
る。この結果、センス動作が高速化されるという効果が
ある。
【図面の簡単な説明】
【図１】本発明よる半導体記憶回路の一例を示すブロッ
ク図である。
【図２】図１に示す半導体記憶回路の動作を説明するた
めの波形図である。
【図３】図１に示すセンスアンプ活性化信号接続制御回
路の一例を回路図である。
【図４】図１に示すセンスアンプ活性化信号接続制御回
路の他の例の回路図である。
【図５】センスアンプ活性化信号接続制御信号（ＣＳ
Ａ）発生回路の一例を示す図である。
【図６】従来の半導体記憶回路を示すブロック図であ
る。
【図７】図６に示す半導体記憶回路の動作を説明するた
めの波形図である。
【符号の説明】
００，０１，０２ メモリセル ０３，０４ センスアンプドライバ ０５，０６ センスアンプ ０７，０９ センスアンプ活性化信号ＳＡＰ ０８，１０ センスアンプ活性化信号ＳＡＮ １１，１２，１３ ロウ・デコーダ １４ カラム・デコーダ １００，１０１，１０２ のメモリセル １０３，１０４ センスアンプドライバ １０５，１０６ センスアンプ １０７，１０９ センスアンプ活性化信号ＳＡＰ １０８，１１０ センスアンプ活性化信号ＳＡＮ １１１，１１２，１１３ ロウ・デコーダ １１４ カラム・デコーダ １１６ ワード線 ２００，２０１ センスアンプ活性化信号接続制御回路 ３００，３０１ 遅延回路 ３０２ ２入力ＮＡＮＤ素子 ３０３，３０４ インバータ素子 ＴｒＮ０，ＴｒＮ１，ＴｒＮ３ センスアンプ活性化信
号接続制御用Ｎチャネル型ＭＯＳトランジスタ ＴｒＰ０，ＴｒＰ１，ＴｒＰ３ センスアンプ活性化信
号接続制御用Ｐチャネル型ＭＯＳトランジスタ ＴｒＮ２ 電荷供給用Ｎチャネル型ＭＯＳトランジスタ ＴｒＰ２ 電荷供給用Ｐチャネル型ＭＯＳトランジスタ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 データを記憶するメモリセルと、該メモ
    リセルに接続され前記データの入出力を制御するロウア
    ドレスストローブに応じて選択されるワード線及び前記
    ワード線により選択された前記メモリセルのデータをセ
    ンスするセンスアンプとを有するバンクを複数備える半
    導体記憶回路において、前記センスアンプは第１及び第
    ２のセンスアンプ活性化信号に応じて活性化され、前記
    バンクの一つが選択バンクとされ、残りが非選択バンク
    とされて該非選択バンクは非活性の際には基準レベルに
    保持されており、前記選択バンクにおいて前記センスア
    ンプを駆動する際前記ロウアドレスストローブに応じて
    前記非選択バンクのいずれかから前記第１及び前記第２
    のセンスアンプ活性化信号をそれぞれ第１及び第２の供
    給センスアンプ活性化信号として前記選択バンクの前記
    センスアンプに供給する制御手段を有することを特徴と
    する半導体記憶回路。
  2. 【請求項２】 請求項１に記載された半導体記憶回路に
    おいて、前記第１の供給センスアンプ活性化信号はハイ
    レベルに活性化されており、前記第２の供給センスアン
    プ活性化信号はロウレベルに活性化されていることを特
    徴とする半導体記憶回路。
  3. 【請求項３】 請求項２に記載された半導体記憶回路に
    おいて、前記制御手段は、前記ロウアドレスストローブ
    に基づいて生成される接続制御信号に応じてオンされ前
    記第１の供給センスアンプ活性化信号を前記選択バンク
    の前記センスアンプに供給する第１の接続部と、前記接
    続制御信号に応じてオンされ前記第２の供給センスアン
    プ活性化信号を前記選択バンクの前記センスアンプに供
    給する第２の接続部とを有することを特徴とする半導体
    記憶回路。
  4. 【請求項４】 請求項３に記載された半導体記憶回路に
    おいて、前記第１の接続部はＮチャネル型トランジスタ
    を有し、前記第２の接続部はＰチャネル型トランジスタ
    であり、前記Ｎチャネル型トランジスタには前記接続制
    御信号としてハイレベル信号が与えられ、前記Ｐチャネ
    ル型トランジスタには前記接続制御信号としてロウレベ
    ル信号が与えられるようにしたことを特徴とする半導体
    記憶回路。
  5. 【請求項５】 請求項３に記載された半導体記憶回路に
    おいて、前記第１の接続部は、第１乃至第３のＰチャネ
    ル型トランジスタを備え、前記第１及び前記第３のＰチ
    ャネル型トランジスタはそのソース又はドレインが第１
    の接続点で互いに接続されており、前記第１乃至前記第
    ３のＰチャネル型トランジスタには前記接続制御信号と
    してそのゲートにロウレベル信号が与えられ、前記第１
    及び前記第３のＰチャネル型トランジスタがオンした際
    前記第１の供給センスアンプ活性化信号が前記非選択バ
    ンクの前記センスアンプに供給され、前記第２のＰチャ
    ネル型トランジスタがオンした際電源電圧が前記第１の
    接続点に加えられており、前記第２の接続部は、第１乃
    至第３のＮチャネル型トランジスタを備え、前記第１及
    び前記第３のＮチャネル型トランジスタはそのソース又
    はドレインが第２の接続点で互いに接続されており、前
    記第１乃至前記第３のＮチャネル型トランジスタには前
    記接続制御信号としてそのゲートにハイレベル信号が与
    えられ、前記第１及び前記第３のＮチャネル型トランジ
    スタがオンした際前記第２の供給センスアンプ活性化信
    号が前記非選択バンクの前記センスアンプに供給され、
    前記第２のＮチャネル型トランジスタがオンした際前記
    第２の接続点が接地されるようにしたことを特徴とする
    半導体記憶回路。
JP8211018A 1996-08-09 1996-08-09 半導体記憶回路 Expired - Lifetime JP2927344B2 (ja)

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