KR100275610B1 - 반도체 기억 회로(Dynamic random access memory of a plurality of banks exhibiting high speed activation operation of sense amplifier) - Google Patents

반도체 기억 회로(Dynamic random access memory of a plurality of banks exhibiting high speed activation operation of sense amplifier) Download PDF

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KR100275610B1
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미나리 아라이
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

반도체 기억회로에 있어서, 다른 워드선을 선택하였을 때의 데이터의 판독을 고속으로 행한다.
복수의 뱅크로 구성된 DRAM에 있어서, 센스 앰플리파이어 활성화 신호 접속 제어 회로(200)는 각 뱅크에서 독립적으로 동작하는 센스 앰플리파이어 활성화 신호(07, 08, 107, 108)를 뱅크간에 접속하고 있다. 센스 앰플리파이어 활성화 신호 접속 제어 회로의 제어 신호는 선택된 뱅크의 메모리 셀 데이터의 감지 동작시에 제어되고, 이것에 의해서, 활성화 상태에 있는 비선택 뱅크의 센스 앰플리파이어 활성화 신호로부터 선택 뱅크 측의 센스 앰플리파이어 활성화 신호에의 전하 공급을 제어하여, 감지 동작을 고속으로 행한다.

Description

반도체 기억 회로
제1도는 본 발명에 의한 반도체 기억회로의 일례를 도시한 블럭도.
제2도는 제1도에 도시된 반도체 기억회로의 동작을 설명하기 위한 파형도.
제3도는 제1도에 도시된 센스 앰플리파이어 활성화 신호 접속 제어 회로의 일례를 도시한 회로도.
제4도는 제1도에 도시된 센스 앰플리파이어 활성화 신호 접속 제어 회로의 다른예의 회로도.
제5도는 센스 앰플리파이어 활성화 신호 접속 제어 신호(CSA) 발생회로의 일례를 도시한 도면.
제6도는 종래의 반도체 기억회로를 도시한 블럭도.
제7도는 제6도에 도시된 반도체 기억회로의 동작을 설명하기 위한 파형도.
* 도면의 주요부분에 대한 부호의 설명
00, 01, 02, 100, 101, 102 : 메모리 셀
03, 04, 103, 104 : 센스 앰플리파이어 드라이버
05, 06, 105, 106 : 센스 앰플리파이어
07, 09, 107, 109 : 센스 앰플리파이어 활성화 신호 SAP
08, 10, 108, 110 : 센스 앰플리파이어 활성화 신호 SAN
11, 12, 13, 111, 112, 113 : 로우·디코더
14, 114 : 칼럼·디코더 116 : 워드선
200, 201 : 센스 앰플리파이어 활성화 신호 접속 제어회로
300, 301 : 지연회로 302 : 2입력 NAND 소자
303, 304 : 인버터소자
TrN0, TrN1, TrN3 : 센스 앰플리파이어 활성화 신호 접속 제어용 N채널형 MOS 트랜지스터
TrPO, TrP1, TrP3 : 센스 앰플리파이어 활성화 신호 접속 제어용 P채널형 MOS 트랜지스터
TrN2 : 전하 공급용 N채널형 MOS 트랜지스터
TrP2 : 전하 공급용 P채널형 MOS 트랜지스터
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 복수의 뱅크로 구성된 다이나믹 랜덤 액세스 메모리(이하 DRAM이라고 부른다)에 관한 것이며, 특히, 뱅크간에 있어서의 센스 앰플리파이어 활성화 신호의 접속 제어 회로에 관한 것이다.
일반적으로, 복수의 뱅크로 구성된 DRAM에 있어서, 메모리셀의 데이터 판독시에는 선택된 뱅크에 대해서는 통상의 DRAM의 동작과 동일하고, 한편, 비선택 뱅크는 이 비선택 뱅크가 선택되었을 때에 선택된 워드선상의 메모리셀의 데이터를 비트선에 취출된 센스 앰플리파이어가 활성화된 상태(활성화 상태)를 유지하고 있다.
여기에서, 도 6에 복수 뱅크로 구성된 DRAM으로서 2뱅크 구성의 DRAM의 메모리 셀 주변부의 일례를 도시한다.
도 6을 참조하면, 도시한 DRAM은 뱅크(0 및 1)를 구비하고 있고, 뱅크(0)는 복수의 메모리 셀(00 내지 02), 센스 앰플리파이어(05 및 06), 센스 앰플리파이어 (05 및 06)에 활성화 신호를 주는 센스 앰플리파이어 드라이버(03 및 04), 로우·디코더(11 내지 13) 및 칼럼·디코더(14)를 갖고 있다.
마찬가지로, 뱅크(1)는 복수의 메모리 셀(100 내지 102), 센스 앰플리파이어(105 및 106), 센스 앰플리파이어(105 및 106)에 활성화 신호를 주는 센스 앰플리파이어 드라이버(103 및 104), 로우·디코더(111 내지 113), 및 칼럼·디코더(114)를 구비하고 있다.
여기에서, 도 7도 참조하여, 현재, 뱅크(0)를 선택 뱅크, 뱅크(1)를 비선택 뱅크로 하면, 선택된 뱅크(0)에 있어서의 메모리 셀의 데이터 판독시에는 로우·어드레스 스트로브(RASB)의 활성화에 의해서 들어간 로우·어드레스가 로우·디코더(11, 12, 13)로 디코드되며 ,이것에 의해서, 워드선이 선택된다. 센스 앰플리파이어(05, 06)의 활성화에 의해서, 선택된 워드선상의 메모리 셀의 데이터가 비트선상에 취출되어 판독 가능 상태로 된 후, 칼럼 어드레스 스트로브(CASB)의 활성화에 의해서 들어간 칼럼 어드레스가 칼럼·디코더(14)에서 디코드된다. 이것에 의해서, 비트선이 선택되고, 데이터의 판독이 행해진다.
전 워드선과 다른 워드선상의 메모리 셸의 데이터를 판독할 때에는 로우·어드레스 스트로브(RASB)를 비활성화하고, 센스 앰플리파이어를 비활성화 상태로 하여 동작이 안정된 후, 로우·어드레스 스트로브(RASB)를 활성화한다. 그리고, 전 어드레스와 다른 필요한 어드레스를 넣고, 전 워드선과 다른 필요한 워드선을 선택한다. 그후, 재차 센스 앰플리파이어(05 및 06)를 활성화하는 재감지 동작을 행하고, 이것에 의해 전 워드선과 다른 워드선상의 메모리 셀의 데이터가 판독된다.
한편, 비선택 뱅크(1)에 있어서는 뱅크(1)가 선택되어 있을 때에 선택된 워드선상의 메모리 셀의 데이터를 비트선에 취출된 센스 앰플리파이어(105, 106)가 활성화된 상태를 유지하고 있고, 선택되어 있는 뱅크에 있어서 다른 워드를 선택하려고 하여, 재감지 동작을 행한 경우에 있어서도, 전 센스 앰플리파이어(105, 106)가 활성화된 상태를 유지하고 있다.
[발명이 이루고자 하는 기술적 과제]
상술한 바와 같이, 복수의 뱅크로 구성된 DRAM에 있어서, 선택된 뱅크의 데이터의 판독시에는 뱅크 구성을 갖지 않은 DRAM과 마찬가지로 판독이 행해진 결과, 다른 워드선을 선택하려고 하였을 때, 상술한 바와 같이, 재감지 동작을 필요로 한다. 이 때문에, 동일 워드선상의 데이터를 판독하는 동작이 감지 완료상태에 있기 때문에, 고속으로 행해지는데 반해, 다른 워드선을 선택하고자 하면, 데이터 판독이 고속화할 될수 없다고 하는 문제점이 있다.
본 발명의 목적은 다른 워드선이 선택되었을 때에도 고속으로 데이터의 판독을 행할 수 있는 DRAM을 제공하는 것에 있다.
[과제를 해결하기 위한 수단]
본 발명에 의하면, 데이터를 기억하는 메모리 셀과, 해당 메모리 셀에 접속되어 상기 데이터의 입출력을 제어하는 로우·어드레스 스트로브에 따라서 선택되는 워드선 및 상기 워드선에 의해 선택된 상기 메모리 셀의 데이터를 감지하는 센스 앰플리파이어를 갖는 뱅크를 다수 구비하는 반도체 기역회로에 있어서, 상기 센스 앰플리파이어는 제1 및 제2 센스 앰플리파이어 활성화신호에 따라서 활성화되고, 상기 뱅크 중 하나가 선택 뱅크로 되고, 나머지가 비선택 뱅크로 되어 해당 비선택뱅크는 비활성일 때에는 기준레벨로 유지되어 있고, 상기 선택된 뱅크에 있어서 상기 센스 앰플리파이어를 구동할 때 상기 로우·어드레스 스트로브에 따라서 상기 비선택 뱅크중 어느 하나로부터 상기 제1 및 상기 제2 센스 앰플리파이어 활성화 신호를 각각 제1 및 제2 공급 센스 앰플리파이어 활성화 신호로서 상기 선택 뱅크의상기 센스 앰플리파이어에 공급하는 제어수단을 갖는 것을 특징으로 하는 반도체기억회로를 얻게 된다.
[발명의 구성 및 작용]
이하 본 발명에 대하여 도면을 참조하여 설명한다.
도 1을 참조하면, 복수 뱅크로 구성된 DRAM으로서 2뱅크 구성 DRAM에 대하여 설명한다. 도 1에 있어서, 도 6에 도시된 DRAM과 동일한 구성 요소에 대하여 동일한 참조번호를 붙인다. 도시의 DRAM은 뱅크(O) 및 뱅크(1)을 구비하고 있고, 뱅크(0)는 복수의 메모리 셀(00 내지 C2), 센스 앰플리파이어(05, 06), 센스 앰플리파이어(05, 06)에 활성화 신호를 주는 센스 앰플리파이어 드라이버(03, 04), 로우·디코더(11 내지 13) 및 칼럼·디코더(14)를 갖고 있다.
마찬가지로, 뱅크(1)는 복수의 메모리 셀(100 내지 102), 센스 앰플리파이어(105, 106), 센스 앰플리파이어(105, 106)에 활성화신호를 주는 센스 앰플리파이어 드라이버(103, 104), 로우·디코더(111 내지 113) 및 칼럼·디코더(114)를 갖고 있다. 또한, 도시된 DRAM에는 뱅크(0)의 센스 앰플리파이어 활성화 신호와 뱅크(1)의 센스 앰플리파이어 활성화 신호의 접속을 제어하는 센스 앰플리파이어 활성화 신호 접속 제어회로(200, 201)가 구비되어 있다.
도 2를 참조하면, 데이터 판독시에 있어서는 로우·어드레스 스트로브(RASB)의 활성화에 의해서 넣어진 로우·어드레스가 선택된 뱅크의 로우·디코더에 의해 디코드되고, 워드선이 선택된다. 그리고, 선택된 뱅크의 센스 앰플리파이어 드라이버에 의해 센스 앰플리파이어 활성화 신호가 출력되어, 비트선상에 데이터가 취출되고, 판독 가능 상태로 된다.
상기의 센스 앰플리파이어 활성화시에, 센스 앰플리파이어 활성화 신호 접속 제어신호(CSA)가 "H" 레벨로 되어, 이미, 활성화된 상태에 있는 비선택 뱅크의 센스 앰플리파이어 활성화 신호와 선택된 뱅크의 센스 앰플리파이어 활성화 신호가 접속되고, 비선택 뱅크의 센스 앰플리파이어 활성화 신호 및 비선택 뱅크의 센스 앰플리파이어 드라이버로부터 선택 뱅크의 센스 앰플리파이어 활성화 신호에 전하의 공급이 행해진다. 이 결과, 센스 앰플리파이어 활성화 신호 접속 제어회로가 없는 경우에 비해, 센스 앰플리파이어의 활성화가 빠르게 행해진다.
이어서, 칼럼·어드레스 스트로브(CASB)의 활성화에 의해서 들어간 칼럼·어드레스를 선택된 뱅크의 칼럼·디코더에 외해서 디코드한다. 이것에 의해서, 비트선이 선택되어 데이터의 판독이 행해진다.
한편, 비선택 뱅크에 있어서는 비선택 뱅크가 선택되어 있을 때에 선택한 워드선상의 데이터가 비트선상에 취출된 상태, 즉, 센스 앰플리파이어가 활성화된 상태에 있다.
이하, 도 1에 도시된 센스 앰플리파이어 활성화 신호 접속제어 회로의 구체예를 도면을 참조하여 설명한다.
도 3을 참조하면, 도시된 센스 앰플리파이어 활성화 신호접속 제어회로는 N채널형 MOS 트랜지스터 TrNO 및 P채널형MOS 트랜지스터 TrPO를 구비하고 있고, N채널형 MOS 트랜지스터 TrNO의 게이트에는 센스 앰플리파이어 활성화시에 "H"로 되는 제어신호 CSA가 입력되고, 또한, N채널형 MOS 트랜지스터 TrNO의 소스 및 드레인이 뱅크(0)의 센스 앰플리파이어 활성화 신호 SAN 및 뱅크(1)의 센스 앰플리파이어 활성화 신호 SAN에 접속되어 있다.
P채널형 MOS 트랜지스터 TrPO의 게이트에는 센스 앰플리파이어 활성시에 "L"로 되는 제어신호
Figure kpo00001
(CSA의 반전값)가 입력되고, 또한, P채널형 MOS 트랜지스터 TrPO의 소스 및 드레인이 뱅크(0)의 센스 앰플리파이어 활성화 신호 SAP 및 뱅크(1)의 센스 앰플리파이어 활성화 신호 SAP에 접속되어 있다.
도시된 센스 앰플리파이어 활성화 신호 접속 제어회로는, 센스 앰플리파이어의 활성화시에 입력되는 원쇼트의 "H" 신호 또는 선택된 뱅크가 센스 앰플리파이어 활성화 상태에 있는 동안 "H" 상태에 있는 신호 CSA 및 CSA의 반전값인
Figure kpo00002
에 의해, 선택된 뱅크의 센스 앰플리파이어 활성화 시에 선택된 뱅크 및 비선택 뱅크의 센스 앰플리파이어 활성화 신호 SAN, SAP가 MOS 트랜지스터 TrNO 및 TrPO를 통해 접속된 상태로 된다. 이 때, 이미, 활성화 상태에 있는 비선택 뱅크의 센스 앰플리파이어 활성화 신호 SAN 및 SAP에 의해 전하가 공급되기 때문에, 선택된 뱅크의 센스 앰플리파이어 활성화 동작이 빠르게 행해지게 된다.
또, 센스 앰플리파이어 활성화 시에 센스 앰플리파이어 활성화 신호 접속 제어회로에 입력되는 CSA의 파형이 원쇼트인 경우에 대하여 도 2에 도시한다.
다음에, 도 4를 참조하여, 센스 앰플리파이어 활성화 신호접속 제어 회로의 다른 예에 대하여 설명한다.
도시된 센스 앰플리파이어 활성화 신호 접속 제어회로는 N채널형 MOS 트랜지스터인 TrN1 내지 TrN3과 P채널형 MOS 트랜지스터 TrP1 내지 TrP3를 구비하고 있다.
N채널형 MOS 트랜지스터 TrN1의 게이트에는 센스 앰플리파이어 활성시에 "H"로 되는 제어신호 CSA가 입력되고, 또한, MOS 트랜지스터 TrN1의 소스 및 드레인의 한쪽이 뱅크(0)의 센스 앰플리파이어 활성화 신호 SAN에 접속되고, 다른쪽이 MOS 트랜지스터 TrN3의 소스 및 드레인의 어느쪽인가 한쪽에 접속되어 있다.
N채널형 MOS 트랜지스터 TrN3의 게이트에는 센스 앰플리파이어 활성시에 "H"로 되는 제어신호 CSA가 입력되고, 또한, MOS 트랜지스터 TrN3의 소스 및 드레인의 한쪽이 뱅크(1)의 센스 앰플리파이어 활성화 신호 SAN에 접속되고, 다른쪽이 MOS 트랜지스터 TrN1의 소스 및 드레인의 어느쪽인가 한쪽에 접속되어 있다.
N채널형 MOS 트랜지스터 TrN2의 게이트에는 센스 앰플리파이어 활성시에 "H"로 되는 제어신호 CSA가 입력되고, MOS 드랜지스터 TrN2의 드레인은 MOS 트랜지스터 TrN1 및 TrN3이 접속되어 있는 접점 A에 접속되어 있다. 그리고, MOS 트랜지스터 TrN2의 소스는 접지레벨의 GND에 접속되어 있다.
P채널형 MOS 트랜지스터 TrP1의 게이트에는 센스 앰플리파이어 활성시에 "L"로 되는 제어신호(CSA의 반전값)가 입력되고, 또한, MOS 트랜지스터 TrP1의 소스 및 드레인의 한쪽이 뱅크(0)의 센스 앰플리파이어 활성화 신호 SAP에 접속되고, 다른쪽이 P채널형 MOS 트랜지스터 TrP3의 소스 및 드레인의 어느쪽인가 한쪽에 접속되어 있다.
P채널형 MOS 트랜지스터 TrP3의 게이트에는 센스 앰플리파이어 활성시에 "L"로 되는 제어신호
Figure kpo00004
(CSA의 반전값)가 입력되고, 또한, MOS 트랜지스터 TrP3의 소스 및 드레인의 한쪽이 뱅크(1)의 센스 앰플리파이어 활성화 신호 SAP에 접속되고, 다른쪽이 MOS 트랜지스터 TrP1의 소스 및 드레인의 어느쪽인가 한쪽에 접속되어 있다.
P 채널형 MOS 트랜지스터 TrP2의 게이트에는 센스 앰플리파이어 활성시에 "L"로 되는 제어신호
Figure kpo00005
(CSA의 반전값)가 입력되고, MOS 트랜지스터 TrP2의 드레인은 MOS 트랜지스터 TrP1 및 TrP3이 접속되어 있는 접점 B에 접속되어 있다. 그리고, MOS 트랜지스터 TrP2의 소스는 전원 레벨 Vcc에 접속되어 있다.
도시된 센스 앰플리파이어 활성화 신호 접속 제어회로에서는 센스 앰플리파이어의 활성화 시에 입력되는 원쇼트의 "H" 신호 또는 선택된 뱅크가 센스 앰플리파이어 활성화 상태에 있는 동안 "H" 상태에 있는 신호 CSA 및 CSA의 반전값인
Figure kpo00006
에 의해서, 선택된 뱅크의 센스 앰플리파이어 활성화시에, 선택된 뱅크 및 비선택 뱅크의 센스 앰플리파이어 활성화 신호 SAN, SAP가 MOS 트랜지스터 TrN1, TrN3 및 MOS트랜지스터 TrP1, TrN3을 통해 접속된 상태로 된다. 이 때, 이미, 활성화 상태에 있는 비선택 뱅크의 센스 앰플리파이어 활성화 신호 SAN 및 SAP에 의해서 전하가 공급됨과 동시에 센스 앰플리파이어 활성화 시에 원쇼트의 "H" 신호 혹은 선택된 뱅크가 센스 앰플리파이어 활성화 상태에 있는 동안 "H" 상태에 있는 신호 CSA 및 CSA의 반전값인
Figure kpo00007
에 의해서, "ON" 상태에 있는 MOS 트랜지스터 TrN2 및 TrP2에서도 전하가 공급된다. 이 결과, 선택된 뱅크의 센스 앰플리파이어 활성화 동작이 빠르게 행해진다.
센스 앰플리파이어 활성화 신호 접속 제어신호(CSA)를 원쇼트 발생시킬 때에는 예를 들면, 도 5에 도시된 회로가 이용된다. 도시의 발생회로는 지연회로(300, 301), NAND 소자(302), 인버터 소자(303, 304)를 구비하고 있고, 지연회로(300)에는 로우·어드레스 스트로브(RASB)가 입력신호로서 주어진다.
지연회로(300)의 출력신호는 지연회로(301) 및 인버터소자(303)에 주어지고, 지연회로(301)의 출력신호와 인버터 소자(303)의 출력신호가 2입력 NAND 소자(302)에 주어진다. 그리고, 2입력 NAND 소자(302)의 출력신호는 인버터 소자(304)에 주어진다. 이것에 의해서, 인버터 소자(304)로부터 센스 앰플리파이어 활성화 신호 접속 제어신호 CSA가 출력된다.
[발명의 효과]
이상 설명한 것과 같이, 본 발명에서는 선택된 뱅크의 센스 앰플리파이어 활성화 신호와 비선택 뱅크의 센스 앰플리파이어 활성화 신호를 센스 앰플리파이어 활성화 신호 접속 제어회로를 사용하여 접속하도록 하였기 때문에, 재감지 동작시, 이미, 활성화 상태에 있는 비선택 뱅크의 센스 앰플리파이어 활성화 신호를 선택된 뱅크의 센스 앰플리파이어 활성화 신호를 통해 센스 앰플리파이어의 활성화에 사용할 수 있다. 이 결과, 감지 동작이 고속화되는 효과가 있다.

Claims (12)

  1. 복수의 뱅크를 포함하는 다이나믹 랜덤 액세스 메모리 장치에 있어서, 상기 뱅크 각각은 복수의 메모리 셀 어레이를 포함하고, 상기 메모리 셀 어레이 각각은 로우·어드레스 디코더와 센스 앰플리파이어에 연결되어 있으며, 상기 센스 앰플리파이어는 상기 센스 앰플리파이어를 활성화시키기 위하여 상기 센스 앰플리파이어에 센스 앰플리파이어 활성화 신호를 공급하는 센스 앰플리파이어 드라이버 회로에 연결되어 있으며, 인접한 두 뱅크에 각각 제공되는 한 쌍의 상기 센스 앰플리파이어는, 상기 인접한 두 뱅크에 각각 제공되는 쌍을 이루는 센스 앰플리파이어 사이에 전기적 접속을 제공할 수 있는 접속 제어 회로를 갖고, 상기 쌍을 이루는 센스 앰플리파이어 중 것 번째 것을 갖는 뱅크가 미리 선택되고 상기 쌍을 이루는 센스 앰플리파이어 중 두 번째 것을 갖는 뱅크가 현재 선택된 때, 상기 접속 제어 회로가 상기 쌍을 이루는 센스 앰플리파이어를 접속하고, 상기 접속 제어 회로는 상기 쌍을 이루는 센스 앰플리파이어가 서로 전기적으로 전도되도록 동작하여, 상기 접속 제어 회로를 통하여 상기 쌍을 이루는 센스 앰플리파이어 중 첫 번째 것으로부터 상기 쌍을 이루는 센스 앰플리파이어 중 두 번째 것으로 전하가 공급되도록 하고, 이에 따라 상기 쌍을 이루는 센스 앰플리파이어 중 두 번째 것이 상기 센스 앰플리파이어 드라이버 회로에 의해서 뿐 아니라, 상기 쌍을 이루는 센스 앰플리파이어 중 첫 번째 것으로부터 상기 접속 제어 회로를 통하여 전하에 의해서도 활성화되는, 복수의 뱅크를 포함하는 다이나믹 랜덤 액세스 메모리 장치.
  2. 제1항에 있어서, 상기 쌍을 이루는 센스 앰플리파이어 중 것 번째 것은 각각 제1 및 제2 센스 앰플리파이어 활성화 신호를 전달하는 제1 및 제2 센스 앰플리파이어 활성화 신호 라인을 통해 상기 센스 앰플리파이어 드라이버 회로 중 첫 번째 것에 접속되어 있고, 상기 쌍을 이루는 센스 앰플리파이어 중 두 번째 것은 각각 제3 및 제4 센스 앰플리파이어 활성화 신호를 전달하는 제3 및 제4 센스 앰플리파이어 활성화 신호 라인을 통해 상기 센수 앰플리파이어 드라이버 회로 중 두 번째 것에 접속되어 있으며, 상기 접속 제어 회로는, 상기 제1 및 제3 센스 앰플리파이어 활성화 신호 라인을 접속할 수 있으며, 제1 접속 제어 신호 라인에 집속되어 상기 제1 접속 제어 신호 라인을 통해 제1 접속 제어 신호를 수신하며 상기 제1 접속 제어 신호에 따라 상기 제1 및 제3 센스 앰플리파이어 활성화 신호 라인을 접속하도록 동작하는 제1 스위칭 회로와, 상기 제2 및 제4 센스 앰플리파이어 활성화 신호 라인을 접속할 수 있으며, 제2 접속 제어 신호 라인에 접속되어 상기 제2 접속 제어 신호 라인을 통해 제2 접속 제어 신호를 수신하며 상기 제2 접속 제어 신호에 따라 상기 제2 및 제4 센스 앰플리파이어 활성화 신호 라인을 접속하도록 동작하는 제2 스위칭 회로를 포함하는, 복수의 뱅크를 포함하는 다이나믹 랜덤 액세스 메모리 장치.
  3. 제2항에 있어서, 상기 제1 스위칭 회로는, 상기 제1 및 제3 센스 앰플리파이어 활성화 신호 라인 사이에 직렬로 접속된 제1 전도형 채널의 전계 효과 트랜지스터를 포함하며, 상기 제1 전도형 채널의 전계 효과 트랜지스터는 상기 제1 접속 제어 신호 라인에 접속된 게이트 전극을 갖고, 상기 제2 접속 제어 신호 라인을 통해 전달되는 상기 제2 접속 제어 신호가 상기 제1 접속 제어 신호 라인을 통해 전달되는 상기 제1 접속 제어 신호의 반전 신호일 때, 상기 제2 스위칭 회로는, 상기 제2 및 제4 센스 앰플리파이어 활성화 신호 라인 사이에 직렬로 접속된 제2 전도형 채널의 전계 효과 트랜지스터를 포함하며, 상기 제2 전도형 채널의 전계 효과 트랜지스터는 상기 제2 접속 제어 신호라인에 접속된 게이트 전극을 갖는, 복수의 뱅크를 포함하는 다이나믹 랜덤 액세스 메모리 장치.
  4. 제2항에 있어서, 상기 제1 스위칭 회로는, 상기 제1 및 제3 센스 앰플리파이어 활성화 신호 라인 사이에 직렬 연결되어 있으며, 상기 제1 접속 제어 신호 라인에 공통적으로 접속된 게이트 전극을 갖는, 제1 전도형 채널의 제1 및 제2 전계 효과 트랜지스터와, 접지 라인과 상기 제1 및 제2 전계 효과 트랜지스터 사이의 제1 노드 사이에 직렬 연결되어 있으며, 상기 제1 접속 제어 신호 라인에 접속된 게이트 전극을 갖는, 상기 제1 전도형 채널의 제3 전계 효과 트랜지스터를 포함하며, 상기 제2 스위칭 회로는, 상기 제2 및 제4 센수 앰플리파이어 활성화 신호 라인 사이에 직렬 연결되어 있으며, 상기 제2 접속 제어 신호 라인에 공통적으로 접속된 게이트 전극을 갖는, 제2 전도형 채널의 제4 및 제5 전졔 효과 트랜지스터와, 상기 제2 접속 제어 신호 라인을 통해 전달되는 상기 제2 접속 제어 신호가 상기 제1 접속 제어 신호 라인을 통해 전달되는 상기 제1 접속 제어 신호의 반전 신호일 때, 고전압 라인과 상기 제4 및 제5 전졔 효과 트랜지스터 사이의 제2 노드 사이에 직렬 연결되어 있으며, 상기 제2 접속 제어 신호 라인에 접속된 게이트 전극을 갖는, 상기 제2 전도형 채널의 제6 전계 효과 트랜지스터를 포함하는, 복수의 뱅크를 포함하는 다이나믹 랜덤 액세스 메모리 장치.
  5. 제2항에 있어서, 상기 제1 및 제2 접속 제어 신호 라인은 상기 뱅크들 중 임의의 하나가 상기 센스 앰플리파이어를 활성화시킬 수 있는 센스 앰플리파이어 활성화 상태에 있는 동안 상기 제1 및 제2 스위칭 회로로 인가되는 상태로 유지되는, 복수의 뱅크를 포함하는 다이나믹 랜덤 액세스 메모리 장치.
  6. 제2항에 있어서, 상기 제1 및 제2 접속 제어 신호 라인은 상기 뱅크들 중 임의의 하나가 상기 센스 앰플리파이어를 활성화시킬 수 있는 센스 앰플리파이어 활성화 상태에 있는 시간 동안 상기 제1 및 제2 스위칭 회로로 인가되는 원쇼트 신호인, 복수의 뱅크를 포함하는 다이나믹 랜덤 액세스 메모리 장치.
  7. 복수의 뱅크를 포함하는 다이나믹 랜덤 액세스 메모리 장치의 인접한 두 뱅크에 각각 제공되는 한 쌍의 상기 센스 앰플리파이어 사이에 전기적 접속을 제공하는 접속 제어 회로에 있어서, 상기 센스 앰플리파이어의 각각은 상기 센스 앰플리파이어를 활성화시키기 위하여 상기 센스 앰플리파이어에 센스 앰플리파이어 활성화 신호를 공급하는 센스 앰플리파이어 드라이버 회로에 연결되어 있으며, 상기 쌍을 이루는 센스 앰플리파이어 중 첫 번째 것을 갖는 뱅크가 미리 선택되고 상기 쌍을 이루는 센스 앰플리파이어 중 두 번째 것을 갖는 뱅크가 현재 선택된 때, 상기 접속 제어 회로가 상기 쌍을 이루는 센스 앰플리파이어를 접속하고, 상기 접속 제어 회로는 상기 쌍을 이루는 센스 앰플리파이어가 서로 전기적으로 전도되도록 동작하여, 상기 접속 제어 회로를 통하여 상기 쌍을 이루는 센스 앰플리파이어 중 첫 번째 것으로부터 상기 쌍을 이루는 센스 앰플리파이어 중 두 번째 것으로 전하가 공급되도록 하고, 이에 따라 상기 쌍을 이루는 센스 앰플리파이어 중 두 번째 것이 상기 센스 앰플리파이어 드라이버 회로에 의해서 뿐 아니라, 상기 쌍을 이루는 센스 앰플리파이어 중 첫 번째 것으로부터 상기 접속 제어 회로를 통하여 전하에 의해서도 활성화되는, 접속 제어 회로.
  8. 제7항에 있어서, 상기 쌍을 이루는 센스 앰플리파이어 중 첫 번째 것은 각각 제1 및 제2 센스 앰플리파이어 활성화 신호를 전달하는 제1 및 제2 센스 앰플리파이어 활성화 신호 라인을 통해 상기 센스 앰플리파이어 드라이버 회로 중 첫 번째 것에 접속되어 있고, 상기 쌍을 이루는 센스 앰플리파이어 중 두 번째 것은 각각 제3 및 제4 센스 앰플리파이어 활성화 신호를 전달하는 제3 및 제4 센스 앰플리파이어 활성화 신호 라인을 통해 상기 센스 앰플리파이어 드라이버 회로 중 두 번째 것에 접속되어 있으며, 상기 깁속 제어 회로는, 상기 제1 및 제3 센스 앰플리파이어 활성화 신호 라인을 접속할 수 있으며, 제1 접속 제어 신호 라인에 접속되어 상기 제1 접속 제어 신호 라인을 통해 제1 접속 제어 신호를 수신하며 상기 제1 접속 제어 신호에 따라 상기 제1 및 제3 센스 앰플리파이어 활성화 신호 라인을 접속하도록 동작하는 제1 스위칭 회로와, 상기 제2 및 제4 센스 앰플리파이어 활성화 신호 라인을 접속할 수 있으며, 제2 접속 제어 신호 라인에 접속되어 상기 제2 접속 제어 신호 라인을 통해 제2 접속 제어 신호를 수신하며 상기 제2 접속 제어 신호에 따라 상기 제2 및 제4 센스 앰플리파이어 활성화 신호 라인을 접속하도록 동작하는 제2 스위칭 회로를 포함하는, 접속 제어 회로.
  9. 제8항에 있어서, 상기 제1 스위칭 회로는, 상기 제1 및 제3 센스 앰플리파이어 활성화 신호 라인 사이에 직렬로 접속된 제1 전도형 채널의 전계 효과 트랜지스터를 포함하며, 상기 제1 전도형 채널의 전계 효과 트랜지스터는 상기 제1 접속 제어 신호 라인에 접속된 게이트 전극을 갖고, 상기 제2 접속 제어 신호 라인을 통해 전달되는 상기 제2 접속 제어 신호가 상기 제1 접속 제어 신호 라인을 통해 전달되는 상기 제1 접속 제어 신호의 반전 신호일 때, 상기 제2 스위칭 회로는, 상기 제2 및 제4 센스 앰플리파이어 활성화 신호 라인 사이에 직렬로 접속된 제2 전도형 채널의 전졔 효과 트랜지스터를 포함하며, 상기 제2 전도형 채널의 전계 효과 트랜지스터는 상기 제2 접속 제어 신호라인에 접속된 게이트 전극을 갖는, 접속 제어 회로.
  10. 제8항에 있어서, 상기 제1 스위칭 회로는, 상기 제1 및 제3 센스 앰플리파이어 활성화 신호 라인 사이에 직렬 연결되어 있으며, 상기 제1 접속 제어 신호 라인에 공통적으로 접속된 게이트 전극을 갖는, 제1 전도형 채덜의 제1 및 제2 전계 효과 트랜지스터와, 접지 라인과 상기 제1 및 제2 전졔 효과 트랜지스터 사이의 제1 노드 사이에 직렬 연결되어 있으며, 상기 제1 접속 제어 신호 라인에 접속된 게이트 전극을 갖는, 상기 제1 전도형 채널의 제3 전계 효과 트랜지스터를 포함하며, 상기 제2 스위칭 회로는, 상기 제2 및 제4 센스 앰플리파이어 활성화 신호 라인 사이에 직렬 연결되어 있으며, 상기 제2 접속 제어 신호 라인에 공통적으로 접속된 게이트 전극을 갖는, 제2 전도형 채널의 제4 및 제5 전계 효과 트랜지스터와, 상기 제2 접속 제어 신호 라인을 통해 전달되는 상기 제2 접속 제어 신호가 상기 제1 접속 제어 신호 라인을 통해 전달되는 상기 제1 접속 제어 신호의 반전 신호일 때, 고전압 라인과 상기 제4 및 제5 전계 효과 트랜지스터 사이의 제2 노드 사이에 직렬 연결되어 있으며, 상기 제2 접속 제어 신호 라인에 접속된 게이트 전극을 갖는, 상기 제2 전도형 채널의 제6 전계 효과 트랜지스터를 포함하는, 접속 제어 회로.
  11. 제8항에 있어서, 상기 제1 및 제2 접속 제어 신호 라인은 상기 뱅크들 중 임의의 하나가 상기 센스 앰플리파이어를 활성화시킬 수 있는 센스 앰플리파이어 활성화 상태에 있는 동안 상기 제1 및 제2 스위칭 회로로 인가되는 상태로 유지되는, 접속 제어 회로.
  12. 제8항에 있어서, 상기 제1 및 제2 접속 제어 신호 라인은 상기 뱅크들 중 임의의 하나가 상기 센스 앰플리파이어를 활성화시킬 수 있는 센스 앰플리파이어 활성화 상태에 있는 시간 동안 상기 제1 및 제2 스위칭 회로로 인가되는 원쇼트 신호인, 접속 제어 회로.
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