KR100272612B1

KR100272612B1 - 센스 앰프 드라이버 제어 방법

Info

Publication number: KR100272612B1
Application number: KR1019980033510A
Authority: KR
Inventors: 정웅식
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1998-08-18
Filing date: 1998-08-18
Publication date: 2000-12-01
Also published as: US6128235A; KR20000014222A

Abstract

센스 앰프의 드라이버 제어 방법에 관한 것으로 특히, 센스 앰프 드라이버에서 저전력 고속 메모리 소자를 구현하는데 있어 첫 번째 데이터의 억세스를 위한 구동전압의 제공을 위해 오버 드라이브 구조를 채용할 경우 발생되는 과전류를 오버 드라이브 구조를 사용하지 않고도 블록 선택신호를 효율적으로 이용하는 것만으로 과전류의 소모없이 고속 메모리 소자를 제어할 수 있는 센스 앰프의 드라이버 제어방법에 관한 것이다. 이와 같은 센스 앰프의 드라이버 제어 방법은 하나의 센스앰프에 두 개씩의 메모리셀 블록이 연결되고 특정의 메모리 셀 블록에서 위치하는 메모리 셀의 리드/라이트 동작시 내부 전원으로 해당 셈스 앰프의 풀업전위의 제공을 위한 센스 앰프 드라이브 제어 방법에 있어서, 임의의 메모리 셀의 엑티브를 위한 워드라인(WL)이 인에이블되기 전에 메모리셀의 데이터를 센스 앰프 측으로 온전히 넘겨주기 위하여 제 2 전위레벨로 프리차지 되어 있던 블록 선택(BS)신호중 해당 워드라인(WL)에 대응하는 메모리셀이 포함되어 있는 메모리 셀 블록의 선택신호는 제 2 전위레벨의 상태를 유지하고 나머지 다른 메모리 셀 블록의 선택신호는 제 1 전위레벨로 천이하는 제 1 과정과, 해당 워드라인(WL)을 인에이블시켜 메모리 셀의 데이터를 센싱동작과 챠지 세어링(charge sharing)동작을 수행하는 제 2 과정, 그리고 센스 앰프 디바이스의 풀업 제어신호(SPC)와 풀다운 제어신호(SNC)로 비트라인(BL)을 완전히 디벨롭시키는 제 3 과정을 포함한다.

Description

센스 앰프 드라이버 제어 방법

본 발명은 센스 앰프의 드라이버 제어방법에 관한 것으로 특히, 센스 앰프 드라이버에서 저전력 고속 메모리 소자를 구현하는데 있어 첫 번째 데이터의 억세스를 위한 구동전압의 제공을 위해 오버 드라이브 구조를 채용할 경우 발생되는 과전류를 오버 드라이브 구조를 사용하지 않고도 블록 선택신호를 효율적으로 이용하는 것만으로 과전류의 소모없이 고속 메모리 소자를 제어할 수 있는 센스 앰프의 드라이버 제어방법에 관한 것이다.

일반적으로, 센스앰프 혹은 감지증폭기라는 것은 입력신호의 전압 또는 전류 레벨을 임계값으로 검출한 다음 이것을 증폭하여 출력하는 회로를 칭하는 것으로, 더욱이 특정 시간 영역의 입력신호만을 검출하는 기능을 포함하여 칭하기도 한다.

이러한 센스앰프는 대체적으로 기억장치 등에 저장된 데이터를 확실하게 감지하고, 증폭하여 그 값을 외부에 전달시켜 주는 역할을 하게 된다.

일반적으로 센스앰프에 요구되는 사항은 고감도, 고속동작, 넓은 전원 전압 동작 범위, 저소비 전력 및 작은 면적의 소모등이다.

이와 같은 종래 센스 앰프의 동작을 첨부된 도면을 사용하여 설명하기로 한다.

도 1은 메모리 소자의 대략적인 구성을 설명하기 위한 블록 구성도이다.

종래 메모리 소자의 대략적인 구성은 도 1에 나타낸 바와 같이 임의의 어드레스를 발생시키는 어드레스 발생부(10)와, 상기 어드레스 발생부(10)에서 발생되는 어드레스를 디코딩하는 프리디코더(20)와, 상기 프리디코더(20)에서 발생되는 어드레스 디코딩 신호에 의해 워드라인과 비트라인을 디코딩하는 워드/비트라인 디코더(30)와, 상기 워드/비트라인 디코더(30)에서 구동하는 워드라인(WL)에 의하여 억세스되는 메모리셀(40)과, 상기 메모리셀(40)에서 억세스되어진 데이터를 비트라인(BL)을 통해 입력받는 미약한 신호를 증폭하여 출력하는 센스 앰프(50), 및 상기 어드레스 발생부(10)에서 발생되는 어드레스 천이 검출신호(ATD)에 따라 상기 센스 앰프(50)에서 출력되는 신호를 래치하는 출력래치부(60)로 구성되어 있다.

상기와 같이 구성되는 메모리 디바이스에서 센스 앰프의 동작까지를 간략히 살펴보면, 어드레스 발생부(10)에서는 어드레스가 변화하면 어드레스 천이 검출신호(도시하지 않음)를 발생시키며 변화되는 어드레스를 출력한다.

이어서, 상기 어드레스 발생부(10)에서 출력된 어드레스 데이터는 프리디코더(20)에서 디코딩되어진 후 워드/비트라인 디코더(30)를 통해 해당 어드레스에 대응하는 워드라인(WL)과 비트라인(BL)을 인에이블시켜 원하는 메모리셀(40)을 선택한 다음 인에이블된 비트라인(BL)을 통해 전달되는 데이터를 센스 앰프(50)를 통해 증폭하는 것이다.

이때, 상기 센스 앰프(50)의 데이터 감지속도가 메모리소자의 억세스 속도의 결정을 위한 중요한 요인으로 작용하기 때문에, 센스앰프의 데이터 감지 속도를 빠르게 하기 위하여 센스 앰프 한 개 또는 여러 개 마다 하나씩의 센스 앰프 드라이버를 구비하게 된다.

도 2는 종래 센스 앰프 드라이버의 회로도이다.

상기한 바와 같은 경우의 예를 첨부한 도 2를 참조하여 살펴보면, 센스 앰프의 풀업소자인 조정을 위한 풀업 제어신호(SPC)의 공급단에 드레인 단자가 연결되며 외부 전압(Ext.VDD)을 소오스 단자에 입력받고 게이트 단자에 입력되는 제 1 구동 제어신호(SP1)에 의해 온오프 동작하는 제 1 PMOS(P10)와, 내부 전압(Int.VDD)을 소오스 단자에 입력받고 드레인 단자가 상기 제 1 PMOS(P10)의 드레인 단자에 연결되어 있으며 게이트 단자에 입력되는 제 2 구동 제어신호(SP2)에 의해 온오프 동작하는 제 2 PMOS(P11)와, 센스 앰프의 풀다운소자인 조정을 위한 풀다운 제어신호(SNC)의 공급단에 드레인 단자가 연결되며 접지단이 소오스 단자에 연결되고 게이트 단자에 입력되는 제 3 구동 제어신호(SN1)에 의해 온오프 동작하는 제 1 NMOS(N12)와, 접지단이 소오스 단자에 연결되고 드레인 단자가 상기 제 1 NMOS(N12)의 드레인 단자에 연결되어 있으며 게이트 단자에 입력되는 제 4 구동 제어신호(SN2)에 의해 온오프 동작하는 제 2 NMOS(N13)와, 센스 앰프를 동작시키지 않은때 해당 센스 앰프의 구동을 위한 풀업 제어신호(SPC)와 풀다운 제어신호(SNC)의 레벨을 동기화(EQUALIZATION) 시키기 위해 입력되는 비트라인 등기화 신호(BLEQ)에 따라 온동작하며 온동작시 상기 풀업 제어신호(SPC)와 풀다운 제어신호(SNC)단자를 전기적으로 연결하는 등기화 회로(BLEQ : Bit Line Equalizer Circuit)(100)로 구성된다.

도 3은 일반적인 센스 앰프의 기본 회로도이고, 도 4는 도 2 및 도 3의 각 부분과 주변 주요 부분에서의 신호 파형도를 나타낸 도면이다.

상기와 같이 구성되는 센스 앰프 드라이브의 동작을 첨부한 도 3 및 도 4를 참조하여 살펴보면, 워드라인(WL)이 인에이블되기 전에 메모리셀의 데이터를 센스 앰프 측으로 온전히 넘겨주기 위하여 VDD레벨로 프리차지 되어 있던 블록 선택(BS)신호중 선택된 신호는 VPP레벨로 올리고 선택되지 않은 신호는 VSS신호로 내린다(첨부한 도 4에서 BSI/BSJ(Block Selection I/Block Selection J) 파형참조).

이후, 워드라인(WL)이 인에이블되면서 챠지 세어링(charge sharing)이 일어나고, 감지한 데이터를 완전히 디벨롭(develop)하기 위해 센스 앰프 디바이스의 풀업 제어신호(SPC)와 풀다운 제어신호(SNC)로 비트라인(BL)을 완전히 디벨롭시킨다.

이때, 내부 전압만으로 풀업 제어신호(SPC)를 공급하는 경우 블록 선택(BS)을 통해서 보이는 비트라인 로딩이 너무커서(BSI/BSJ가 VPP 레벨이기 때문에) 첫 번째 디벨롭 타임이 오래걸린다는 문제점이 있으므로 이를 개선하기 위하여 종래 기술에서는 외부전원을 사용하는데, 그에 관련한 파형이 첨부한 도 4에서 WL, SP1, SP2이다.

즉, 비트라인 로팅이 너무커서 디벨롭 타임이 오래걸리는 것을 방지하기 위하여 외부 전압(Ext.VDD)인 SP1신호를 이용하여 특정의 폭 동안 내부 전압(Int.VDD)와 함께 디벨롭시키므로 오버드라이브(overdrive)에 따라 첫 번째 디벨롭 타임이 개선된다.

이때, 미설명 부호 SBL/SBLb는 센스 앰프에 있는 비트라인이고, CLB/CLBb는 셀(Cell)에 있는 비트라인이다.

종래 센스 앰프 드라이버 제어방법에 있어서는 다음과 같은 문제점이 있었다.

첫째, SPC로 대표되는 신호 파형에서와 같이 처음 디벨롭될 때 내부 전압(Int.VDD)과 외부 전압(Ext.VDD)를 같이 사용하여 첫 번째 데이터에 대한 디벨롭 타임을 개선하였지만, 외부 전압(Ext.VDD)를 사용함에 있어 특정의 펄스 폭동안 내부 전압(Int.VDD)과 같이 디벨롭시키는데, 특정의 펄스 폭이라는 불분명한 시간동안 외부 전압(Ext.VDD)의 공급단에서부터 내부전압(Int.VDD)의 공급단으로 과전류가 흐를 가능성이 있어 센스 앰프로서의 신뢰도가 저하된다.

둘째, 코어(Core)부분에서의 레이아웃을 고려할 때 외부 전압(Ext.VDD)과 내부 전압(Int.VDD)이 같이 도통함으로 부분적으로 취약한 코어부분에서 쇼트등의 위험이 내제되어 있고, 집적도 면에서도 외부 전압을 인가하기 위한 영역이 필요하므로 센스앰프를 채용한 메모리 소자의 집적도를 저하시키게 된다.

본 발명은 상기한 바와 같은 종래 센스 앰프 드라이버 제어방법의 문제점들을 해결하기 위하여 안출한 것으로 첫 번째 데이터의 억세스를 위한 구동전압의 제공을 위해 오버 드라이브 구조의 사용시 발생되는 과전류를 방지하기 위해 오버 드라이브 구조를 사용하지 않으면서 블록 선택신호를 이용하여 비트라인 로딩 제어를 함으로써 저저압에서 빠른 데이터 전송이 가능한 센스 앰프의 드라이버 제어 방법을 제공하는데 그 목적이 있다.

도 1은 메모리 소자의 대략적인 구성을 설명하기 위한 블록 구성도

도 2는 종래 센스 앰프 드라이버의 회로도

도 3은 일반적인 센스 앰프의 기본 회로도

도 4는 도 2 및 도 3의 각 부분과 주변 주요 부분에서의 신호 파형도

도 5는 본 발명에 따른 센스 앰프 구동 드라이버의 회로도

도 6는 도 5의 각 부분의 주변 주요 부분에서의 신호 파형도

도면의 주요부분에 대한 부호의 설명

200 : 등기화 회로 SP : 제 1 구동 제어신호

P20 : 제 1 PMOS SN1 : 제 2 구동 제어신호

N21 : 제 1 NMOS SN2 : 제 3 구동 제어신호

N22 : 제 2 NMOS

본 발명에 따른 센스 앰프 드라이버 제어방법은 하나의 센스앰프에 두 개씩의 메모리셀 블록이 연결되고 특정의 메모리 셀 블록에서 위치하는 메모리 셀의 리드/라이트 동작시 내부 전원으로 해당 센스 앰프의 풀업전위를 제공하기 위한 센스 앰프 드라이버 제어 방법에 있어서, 임의의 메모리 셀의 엑티브를 위한 워드라인(WL)이 인에이블되기 전에 메모리셀의 데이터를 센스 앰프 측으로 온전히 넘겨주기 위하여 제 2 전위레벨로 프리차지 되어 있던 블록 선택신호중 해당 워드라인에 대응하는 메모리셀이 포함되어 있는 메모리 셀 블록의 선택신호는 제 2 전위레벨의 상태를 유지하고 나머지 다른 메모리 셀 블록의 선택신호는 제 1 전위레벨로 천이하는 제 1 과정과, 해당 워드라인을 인에이블시켜 메모리 셀의 데이터를 센싱동작과 챠지 세어링동작을 수행하는 제 2 과정과, 그리고 센스 앰프 디바이스의 풀업 제어신호와 풀다운 제어신호로 비트라인을 완전히 디벨롭시키는 제 3 과정을 포함한다.

이때, 상기 제 1 과정에서 블록 선택신호의 제 2 전위레벨은 VDD레벨을 사용한다.

이와 같은 본 발명의 센스 앰프 드라이버 제어 방법을 첨부된 도면을 참조하여 설명하기로 한다.

도 5는 본 발명에 따른 센스 앰프 구동 디바이스의 회로도이며, 도 6은 도 5의 각 부분의 주변 주요 부분에서의 신호 파형도이다.

즉, 본 발명 센스 앰프 구동 디바이스는 앰프의 풀업소자인 조정을 위한 풀업 제어신호(SPC)의 공급단에 드레인 단자가 연결되며 내부 전압(Int.VDD)을 소오스 단자에 입력받고 게이트 단자에 입력되는 제 1 구동 제어신호(SP)에 의해 온오프 동작하는 제 1 PMOS(P20)와, 센스 앰프의 풀다운소자인 조정을 위한 풀다운 제어신호(SNC)의 공급단에 드레인 단자가 연결되며 접지단이 소오스 단자에 연결되고 게이트 단자에 입력되는 제 2 구동 제어신호(SN1)에 의해 온오프 동작하는 제 1 NMOS(N21)와, 접지단이 소오스 단자에 연결되고 드레인 단자가 상기 제 1 NMOS(N21)의 드레인 단자에 연결되어 있으며 게이트 단자에 입력되는 제 3 구동 제어신호(SN2)에 의해 온오프 동작하는 제 2 NMOS(N22)와, 센스 앰프를 동작시키지 않은때 해당 센스 앰프의 구동을 위한 풀업 제어신호(SPC)와 풀다운 제어신호(SNC)의 레벨을 동기화 시키기 위해 입력되는 비트라인 등기화 신호(BLEQ)에 따라 온동작하며 온동작시 상기 풀업 제어신호(SPC)와 풀다운 제어신호(SNC)단자를 전기적으로 연결하는 등기화 회로(200)로 구성된다.

상기와 같이 구성된 본 발명에 따른 센스 앰프 구동 디바이스의 동작을 첨부한 도 6을 참조하여 살펴보면 다음과 같다.

워드라인(WL)이 인에이블되기 전에 메모리셀의 데이터를 센스 앰프 측으로 완전히 넘겨주기 위하여 VDD레벨로 프리차지 되어 있던 블록 선택(BS)신호중 선택되지 않은 신호는 VSS레벨로 내리고, 선택된 블록 선택(BS)신호는 VDD레벨을 유지하면서 상기 워드라인(WL)을 인에이블시켜 메모리 셀의 데이터를 센싱 및 챠지 세어링(charge sharing)시킨다.

그리고, 센싱된 데이터를 완전히 디벨롭(develop)하기 위해 센스 앰프 디바이스의 풀업 제어신호(SPC)와 풀다운 제어신호(SNC)로 비트라인(BL)을 완전히 디벨롭시킨다.

이때, 내부 전압(Int.VDD)만으로 풀업 제어신호(SPC)를 공급하더라도 블록 선택(BS)신호의 레벨이 VPP레벨이 아니라 VDD레벨이기 때문에 완전히 턴온상태는 되지 않는다.

그러므로, 상기 블록 선택(BS)신호를 통해서 보이는 비트라인 로딩이 상대적으로 작아지게되고 디벨롭 타임이 빨라지게 된다.

이어서, 센싱이 끝나지 않고 YSEL(Y-select)(Colunm-select)이 열리면서 데이터를 내보내고, YSEL이 닫히는 시점에서 워드라인(WL)이 디세이블되기 전까지 선택된 블록 선택(BS)신호를 VPP레벨로 올려줌으로써 풀리 리스토어(Fully restore)하게 된다.

본 발명에 따른 센스 앰브 드라이버 제어방법에 있어서는 다음과 같은 효과가 있다.

첫째, 블록 선택(BS)신호의 레벨을 조정함으로써 내부 전원만으로 풀업 제어신호(SPC)의 전압 레벨을 특정 전압상태로 유지할 수 있어 처음 디벨롭될 때 내부 전압(Int.VDD)과 외부 전압(Ext.VDD)을 같이 사용하여 첫 번째 데이터에 대한 디벨롭 타임을 개선한 종래의 방식에서 외부전원을 사용함에 따라 발생되는 과전류에 의한 문제점을 해소할 수 있다.

둘째, 외부 전압이 필요없으므로 외부 전압과 내부 전압과의 쇼트문제가 해결되고 집적도를 향상시킬 수 있다.

Claims

하나의 센스앰프에 두 개씩의 메모리셀 블록이 연결되고 특정의 메모리 셀 블록에 위치하는 메모리 셀의 리드/라이트 동작시 내부 전원으로 해당 셈스 앰프의 풀업전위의 제공을 위한 센스 앰프 드라이브 제어 방법에 있어서,

임의의 메모리 셀의 엑티브를 위한 워드라인(WL)이 인에이블되기 전에 메모리셀의 데이터를 센스 앰프 측으로 온전히 넘겨주기 위하여 제 2 전위레벨로 프리차지 되어 있던 블록 선택(BS)신호중 해당 워드라인(WL)에 대응하는 메모리셀이 포함되어 있는 메모리 셀 블록의 선택신호는 제 2 전위레벨의 상태를 유지하고 나머지 다른 메모리 셀 블록의 선택신호는 제 1 전위레벨로 천이하는 제 1 과정과;

상기 해당 워드라인(WL)을 인에이블시켜 메모리 셀의 데이터를 센싱동작과 챠지 세어링(charge sharing)동작을 수행하는 제 2 과정; 그리고,

상기 센스 앰프 디바이스의 풀업 제어신호(SPC)와 풀다운 제어신호(SNC)로 비트라인(BL)을 완전히 디벨롭시키는 제 3 과정을 포함하는 것을 특징으로 하는 센스 앰프 드라이버 제어 방법.
제 1 항에 있어서, 상기 제 1 과정에서 블록 선택(BS)신호의 제 2 전위레벨은 VDD레벨인 것을 특징으로 하는 센스 앰프 드라이버 제어 방법.