KR20020096746A - 플래쉬 메모리 셀의 센싱 회로 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 셀의 센싱 회로에 관한 것으로, 메인 셀 및 기준 셀과, 상기 메인 셀의 센싱 노드로 제 1 전압을 공급하기 위한 제 1 전압 공급 수단과, 상기 메인 셀의 센싱 노드로 전원 전압을 공급하기 위한 제 1 부하와, 상기 기준 셀의 센싱 노드로 상기 전원 전압을 공급하기 위한 제 2 부하와, 상기 기준 셀의 센싱 노드로 제 2 전압을 공급하기 위한 제 2 전압 공급 수단과, 상기 메인 셀의 센싱 노드의 전위를 조절하기 위한 제 1 스위칭 수단과, 상기 기준 셀의 센싱 노드의 전위를 조절하기 위한 제 2 스위칭 수단과, 상기 메인 셀의 비트라인 전위를 조절하기 위한 제 1 전압 조절 수단과, 상기 기준 셀의 비트라인 전위를 조절하기 위한 제 2 전압 조절 수단과, 상기 메인 셀 센싱 노드의 전위와 상기 기준 셀 센싱 노드의 전위를 비교하여 상기 메인 셀의 상태를 센싱하기 위한 센스 증폭기를 포함하여 이루어져 낮은 전원 전압에서도 빠른 센싱 속도를 유지할 수 있을 뿐만 아니라 동작 전압에 따른 센싱 마진의 감소를 줄일 수 있는 플래쉬 메모리 셀의 센싱 회로가 제시된다.

Description

플래쉬 메모리 셀의 센싱 회로{Sensing circuit for flash memory cell}
본 발명은 플래쉬 메모리 셀의 센싱 회로에 관한 것으로, 특히 낮은 전원 전압에서도 빠른 센싱 속도를 유지할 수 있을 뿐만 아니라 동작 전압에 따른 센싱 마진의 감소를 줄일 수 있는 플래쉬 메모리 셀의 센싱 회로에 관한 것이다.
도 1은 종래의 플래쉬 메모리 셀의 센싱 회로의 개략도도로서, 다음과 같이 구성된다. 전원 단자(Vcc)와 메인 셀의 센싱 노드인 제 1 노드(Q11) 사이에 제 1 부하(11)가 접속된다. 제 1 노드(Q11)와 접지 단자(Vss) 사이에 제 1 NMOS 트랜지스터(N11) 및 메인 셀(M11)이 접속된다. 제 1 NMOS 트랜지스터(N11)는 메인 셀의 비트라인(BL11) 전위를 반전시키는 제 1 인버터(I11)의 출력에 따라 구동된다. 그리고, 메인 셀의 비트라인(BL11)과 접지 단자(Vss) 사이에 제 1 캐패시터(C11)가 접속된다. 또한, 메인 셀(M11)은 워드라인을 통해 인가되는 소정 전압에 따라 구동된다. 한편, 전원 단자(Vcc)와 기준 셀의 센싱 노드인 제 2 노드(Q12) 사이에 제 2 부하(12)가 접속된다. 제 2 노드(Q12)와 접지 단자(Vss) 사이에 제 2 NMOS 트랜지스터(N12) 및 기준 셀(M12)이 접속된다. 제 2 NMOS 트랜지스터(N12)는 기준 셀의 비트라인(BL12) 전위를 반전시키는 제 2 인버터(I12)의 출력에 따라 구동된다. 그리고, 기준 셀의 비트라인(BL12)과 접지 단자(Vss) 사이에 제 2 캐패시터(C12)가 접속된다. 또한, 기준 셀(M12)은 워드라인을 통해 인가되는 소정 전압에 따라 구동된다. 메인 셀(M11)의 전위인 제 1 노드(Q11)의 전위와 기준 셀(M12)의 전위인 제 2 노드(Q12)의 전위를 센스 증폭기(13)에서 입력하고 비교하여 출력을 결정한다.
상기한 바와 같은 플래쉬 메모리 셀의 센싱 회로는 메인 셀의 상태를 센싱하기 위한 회로 구성과 기준 셀의 상태를 센싱하는 회로 구성이 동일하게 구성되어, 기준 셀의 전위를 기준으로 메인 셀의 전위를 센스 증폭기에서 비교하여 출력함으로써 메인 셀의 상태를 센싱한다.
상기와 같이 구성되는 종래의 플래쉬 메모리 셀의 센싱 회로의 구동 방법을 설명하면 다음과 같다.
센싱 인에이블 신호가 인가되어 셀을 센싱하기 이전에 메인 셀의 비트라인 (BL11) 및 기준 셀의 비트라인(BL12)이 프리차지된다. 즉, 전원 전압(Vcc)이 제 1 부하(11)를 통해 제 1 노드(Q11)로 공급되고, 이 전위가 제 1 NMOS 트랜지스터 (N11)를 통해 메인 셀의 비트라인(BL11)를 프리차지시킨다. 제 1 NMOS 트랜지스터 (N11)는 초기 로우 상태의 메인 셀의 비트라인(BL11) 전위가 제 1 인버터(I11)를 통해 하이 상태로 천이되고, 이 전위에 의해 턴온된다. 그런데, 메인 셀의 비트라인(BL11) 전위가 소정 전위 이상이 되면 제 1 인버터(I11)를 통해 로우 상태로 천이되고, 이 신호에 의해 제 1 NMOS 트랜지스터(N11)는 턴오프된다. 따라서, 메인 셀의 비트라인(BL11)의 전위는 소정 전위 이상으로 상승하지 못하고 그 상태를 유지하게 된다. 기준 셀(M12)의 지류도 메인 셀(M11)의 지류와 마찬가지 동작에 의해 프리차지된다.
상기와 같이 메인 셀의 비트라인(BL11) 및 기준 셀의 비트라인(BL12)이 프리차지된 후 센싱 인에이블 신호가 하이 상태로 인가되고, 워드라인 전압이 인가되면 메인 셀(M11)의 상태를 센싱하게 된다. 즉, 센싱 인에이블 신호가 인가되면 제 2 노드(Q12)의 전위, 즉 기준 셀(M12)의 전위는 서서히 감소하다가 소정 시간 후 일정한 전위를 유지하게 된다. 한편, 제 1 노드(Q11)의 전위는 메인 셀(M11)의 상태에 따라 변하게 된다. 즉, 센싱 인에이블 신호(SAEN)가 인가되기 이전에 소정 전위를 유지하던 메인 셀의 비트라인(BL11) 전위는 메인 셀(M11)의 워드라인에 전압이 인가됨에 따라 낮아지게 되고, 그후 계속적으로 인가되는 전원 전압(Vcc)에 따라 전위가 상승하게 된다. 그런데, 메인 셀(M11)이 '0' 상태일 경우 메인 셀(M11)을 통해 접지 단자(Vss)로 패스되는 전류가 작아짐에 따라 제 1 노드(Q11)의 전위는 상승하게 된다. 반대로, 메인 셀(M11)이 '1' 상태일 경우 메인 셀(M11)을 통해 접지 단자(Vss)로 전류가 계속 패스됨으로써 제 1 노드(Q11)의 전위는 낮아지게 된다. 이에 따라 센스 증폭기(13)의 출력 신호(SAOUT)가 변하게 되고, 메인 셀(M11)의 상태가 센싱된다.
그런데, 상기와 같이 구성 및 구동되어 저전압용 플래쉬 메모리 셀의 상태를 센싱하기 위해서는 셀의 게이트에 인가되는 전압이 동작 전원보다 높아야 하고, 이를 위해 워드라인 승압 회로가 반드시 필요하다. 그러므로 상대적으로 높은 전원을 사용하는 플래쉬 메모리 셀보다 센싱 속도가 느리게 된다. 또한, 센스 증폭기에서 제공되는 전류원 자체가 상대적으로 작기 때문에 셀의 비트라인을 프리차지하거나 디스차지하는데 시간이 많이 소요되게 된다. 이런 원인들로 인하여 저전압용 플래쉬 메모리 셀은 빠른 센싱 속도를 구현하는데 어려움이 있다.
본 발명의 목적은 낮은 동작 전원에서도 빠른 센싱 속도를 구현할 수 있는플래쉬 메모리 셀의 센싱 회로를 제공하는데 있다.
본 발명의 다른 목적은 동작 전원에 따른 센싱 마진의 감소를 줄일 수 있는 플래쉬 메모리 셀의 센싱 회로를 제공하는데 있다.
본 발명의 또다른 목적은 셀의 스트레스(stress)나 디스터번스(disturbance)를 줄일 수 있어 셀의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 셀의 센싱 회로를 제공하는데 있다.
상술한 목적을 달성하기 위해 본 발명에서는 다음과 같이 회로를 구성한다. 먼저, 작은 전원 전압에서도 비트라인을 빠르게 프리차지시키기 위해 낮은 전원 전압을 검출하는 전원 전압 검출 회로 및 어드레스 천이 검출 신호를 이용하여 기존의 부하보다 작은 부하를 통해 낮은 전원 전압으로 비트라인을 프리차지시킨다. 그리고, 제어 신호에 따라 구동되는 트랜지스터를 센스 증폭기의 두 입력단에 설치함으로써 센싱 이후부터 다음 센싱을 하기전 시간동안 전류 경로를 인위적으로 만들어줌으로써 비트라인이 빠르게 디스차지되도록 한다.
또한, 셀의 게이트를 승압하는 시간 때문에 센싱 속도에 제약이 있었고, 이 또한 "1" 셀의 데이터값이 속도를 제한하는 요소였다. 그러므로 본 발명에서는 인위적으로 "1"을 센싱할 때의 속도 제약 요소를 제거하기 위하여 셀을 센싱하기 전까지는 기준 비트라인 전압 조절 회로를 이용하여 기준 셀의 비트라인을 인위적으로 "1" 셀로 읽히도록 한다. 이렇게 하면 "1" 데이터 때문에 발생하는 속도 지연을 최소화할 수 있을 뿐만 아니라 동작 전원과 관계없어지기 때문에 낮은 동작 전원에서의 속도 문제는 해결된다. 하지만, "0" 셀을 센싱할 때에는 기준 비트라인보다 높은 전위를 갖도록 바이어스 회로를 설계하여 "0" 셀을 센싱할 때에도 빠른 속도를 보장할 수 있도록 하였다.
도 1은 종래의 플래쉬 메모리 셀의 센싱 회로도.
도 2는 본 발명에 따른 플래쉬 메모리 셀의 센싱 회로도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 제 1 부하22 : 제 2 부하
23 : 전원 전압 검출 회로24 : 제 3 부하
25 : 기준 셀 비트라인 전압 조절 회로
26 : 센스 증폭기
본 발명에 따른 플래쉬 메모리 셀의 센싱 회로는 메인 셀 및 기준 셀과, 상기 메인 셀의 센싱 노드로 제 1 전압을 공급하기 위한 제 1 전압 공급 수단과, 상기 메인 셀의 센싱 노드로 전원 전압을 공급하기 위한 제 1 부하와, 상기 기준 셀의 센싱 노드로 상기 전원 전압을 공급하기 위한 제 2 부하와, 상기 기준 셀의 센싱 노드로 제 2 전압을 공급하기 위한 제 2 전압 공급 수단과, 상기 메인 셀의 센싱 노드의 전위를 조절하기 위한 제 1 스위칭 수단과, 상기 기준 셀의 센싱 노드의 전위를 조절하기 위한 제 2 스위칭 수단과, 상기 메인 셀의 비트라인 전위를 조절하기 위한 제 1 전압 조절 수단과, 상기 기준 셀의 비트라인 전위를 조절하기 위한 제 2 전압 조절 수단과, 상기 메인 셀 센싱 노드의 전위와 상기 기준 셀 센싱 노드의 전위를 비교하여 상기 메인 셀의 상태를 센싱하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 셀의 센싱 회로도로서, 다음과 같이 구성된다. 전원 단자(Vcc)와 메인 셀의 센싱 노드인 제 1 노드(Q21) 사이에 제 1부하(21)가 접속된다. 전원 단자(Vcc)와 메인 셀의 센싱 노드인 제 1 노드(Q21)의 다른 지류에는 어드레스 천이 검출 신호(ATD)와 낮은 전원 전압을 검출하는 전원 전압 검출 회로(23)에 따라 전원 전압(Vcc)을 인가하기 위한 제 2 부하(22)가 접속된다. 제 2 부하(22)는 제 1 부하(21)보다 작은 저항값을 갖는다. 제 1 노드(Q21)와 접지 단자(Vss) 사이에 제어 신호(SALEAK)에 따라 구동되는 제 3 NMOS 트랜지스터(N23)가 접속된다. 제 1 노드(Q21)와 접지 단자(Vss) 사이에 제 1 NMOS 트랜지스터(N21) 및 메인 셀(M21)이 접속된다. 제 1 NMOS 트랜지스터(N21)는 메인 셀의 비트라인(BL21) 전위를 반전시키는 제 1 인버터(I21)의 출력에 따라 구동된다. 그리고, 메인 셀의 비트라인(BL21)과 접지 단자(Vss) 사이에 제 1 캐패시터(C21)가 접속된다. 또한, 메인 셀(M21)은 워드라인을 통해 인가되는 소정 전압에 따라 구동된다. 한편, 전원 단자(Vcc)와 기준 셀의 센싱 노드인 제 2 노드(Q22) 사이에 제 3 부하(24)가 접속된다. 그리고, 제 2 노드(Q22)와 접지 단자(Vss) 사이에 제어 신호(SALEAK)에 따라 구동되는 제 4 NMOS 트랜지스터(N24)가 접속되며, 제 2 노드(Q22)에 기준 셀 비트라인 전압 조절 회로(25)가 접속된다. 제 2 노드(Q22)와 접지 단자(Vss) 사이에 제 2 NMOS 트랜지스터(N22) 및 기준 셀(M22)이 접속된다. 제 2 NMOS 트랜지스터(N22)는 기준 셀의 비트라인(BL22) 전위를 반전시키는 제 2 인버터(I22)의 출력에 따라 구동된다. 그리고, 기준 셀의 비트라인(BL22)과 접지 단자(Vss) 사이에 제 2 캐패시터(C22)가 접속된다. 또한, 기준 셀(M22)은 워드라인을 통해 인가되는 소정 전압에 따라 구동된다. 메인 셀(M21)의 전위인 제 1 노드(Q21)의 전위와 기준 셀(M22)의 전위인 제 2 노드(Q22)의 전위를 센스증폭기(26)에서 입력하고 비교하여 출력을 결정한다.
상기와 같이 구성되는 본 발명에 따른 플래쉬 메모리 셀의 센싱 회로의 구동 방법을 설명하면 다음과 같다.
센싱 인에이블 신호가 인가되기 이전에 메인 셀(M21)의 비트라인(BL1) 및 기준 셀(M22)의 비트라인(BL2)이 프리차지된다. 즉, 센싱 인에이블 신호가 인가되기 이전에 제어 신호(SALEAK)가 로우 상태로 인가되고, 어드레스 천이 검출 신호(ATD) 및 낮은 전원 전압을 검출하는 전원 전압 검출 회로(23)에 의해 낮은 전원 전압(Vcc)이 제 2 부하(22)를 통해 제 1 노드(Q21)로 공급된다. 제 1 노드(Q21)로 공급된 전위는 제 1 NMOS 트랜지스터(N21)를 통해 메인 셀(M21)의 비트라인(BL21)을 프리차지시킨다. 제 1 NMOS 트랜지스터(N21)는 초기 로우 상태의 비트라인 (BL21) 전위가 제 1 인버터(I21)를 통해 하이 상태로 천이되고, 이 전위에 의해 턴온된다. 그런데, 비트라인(BL21)의 전위가 소정 전위 이상되면 제 1 인버터(I21)를 통해 로우 상태로 천이되고, 이 신호에 의해 제 1 NMOS 트랜지스터(N21)가 턴오프된다. 따라서, 메인 셀의 비트라인(BL21) 전위는 소정 전위 이상으로 상승하지 못하고 그 상태를 유지하게 된다. 그리고, 전원 전압(Vcc)이 상승하여 인가됨에 따라 제 1 부하(21)를 통해 높은 전원 전압(Vcc)이 제 1 노드(Q21)로 공급되고, 이에 의해 비트라인(BL21)이 이전에 프리차지된 전위보다 높은 전위를 유지하게 된다. 한편, 기준 셀(M22)의 비트라인(BL22)도 제 3 부하(24)를 통해 인가되는 전원 전압(Vcc)에 의해 프리차지되고, 어드레스 천이 검출 신호(ATD)에 따라 기준 비트라인 전압 조절 회로(25)로부터 소정 전압이 인가되어 제 2 노드(Q22)는 프리차지된 전위보다 높은 전위를 유지하게 된다.
상기와 같이 메인 셀의 비트라인(BL21) 및 기준 셀의 비트라인(BL22)이 프리차지된 후 센싱 인에이블 신호가 하이 상태로 인가되고, 워드라인 전압이 인가되면 메인 셀(M21)의 상태를 센싱하게 된다. 센싱 인에이블 신호가 인가되면 제 2 노드(Q22)의 전위, 즉 기준 셀(M22)의 전위는 기준 셀 비트라인 전압 조절 회로(25)로부터 공급되는 소정 전압에 의해 일정 전위를 유지하게 된다. 한편, 제 1 노드(Q21)의 전위는 메인 셀(M21)의 상태에 따라 변하게 된다. 즉, 센싱 인에이블 신호가 인가되기 이전에 소정 전위를 유지하던 메인 셀의 비트라인(BL21) 전위는 메인 셀(M21)의 워드라인에 전압이 인가됨에 따라 낮아지게 되고, 그후 계속적으로 인가되는 전원 전압(Vcc)에 따라 전위가 상승하게 된다. 그런데, 메인 셀(M21)이 '0' 상태일 경우 메인 셀(M21)을 통해 접지 단자(Vss)로 패스되는 전류가 작아짐에 따라 제 1 노드(Q21)의 전위는 상승하게 된다. 반대로, 메인 셀(M21)이 '1' 상태일 경우 메인 셀(M21)을 통해 접지 단자(Vss)로 전류가 계속 패스됨으로써 제 1 노드(Q21)의 전위는 낮아지게 된다. 이에 따라 센스 증폭기(26)의 출력 신호(SAOUT)가 변하게 되고, 메인 셀(M21)의 상태가 센싱된다.
메인 셀(M21)이 상태를 센싱한 후 제어 신호(SALEAK)가 하이 상태로 인가되어 제 3 및 제 4 NMOS 트랜지스터(N23 및 N24)가 턴온된다. 따라서, 제 1 및 제 2 노드(Q21 및 Q22)의 전위는 서서히 감소하게 된다. 즉, 메인 셀의 비트라인(BL21)과 기준 셀의 비트라인(BL22)를 디스차지시킨다.
상술한 바와 같이 본 발명에 의하면 낮은 전원 전압에서도 빠른 센싱 속도를 유지할 수 있을 뿐만 아니라 동작 전압에 따른 센싱 마진의 감소를 줄일 수 있고, 셀의 스트레스나 디스터번스를 줄일 수 있어 센싱 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 메인 셀 및 기준 셀과,
    상기 메인 셀의 센싱 노드로 제 1 전압을 공급하기 위한 제 1 전압 공급 수단과,
    상기 메인 셀의 센싱 노드로 전원 전압을 공급하기 위한 제 1 부하와,
    상기 기준 셀의 센싱 노드로 상기 전원 전압을 공급하기 위한 제 2 부하와,
    상기 기준 셀의 센싱 노드로 제 2 전압을 공급하기 위한 제 2 전압 공급 수단과,
    상기 메인 셀의 센싱 노드의 전위를 조절하기 위한 제 1 스위칭 수단과,
    상기 기준 셀의 센싱 노드의 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 메인 셀의 비트라인 전위를 조절하기 위한 제 1 전압 조절 수단과,
    상기 기준 셀의 비트라인 전위를 조절하기 위한 제 2 전압 조절 수단과,
    상기 메인 셀 센싱 노드의 전위와 상기 기준 셀 센싱 노드의 전위를 비교하여 상기 메인 셀의 상태를 센싱하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  2. 제 1 항에 있어서, 상기 제 1 전압 공급 수단은 상기 전원 전압보다 낮은 제 1 전압을 검출하기 위한 전압 검출 수단과,
    상기 전압 검출 수단의 출력 신호 및 어드레스 천이 검출 신호에 따라 상기 제 1 전압을 상기 메인 셀의 센싱 노드에 공급하기 위한 제 3 부하로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 부하는 상기 제 1 부하보다 낮은 저항값을 갖는 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  4. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 상기 메인 셀의 센싱 노드와 접지 단자 사이에 접속되어 제어 신호에 따라 구동되는 제 1 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  5. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 상기 기준 셀의 센싱 노드와 상기 접지 단자 사이에 접속되어 상기 제어 신호에 따라 구동되는 제 2 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  6. 제 1 항에 있어서, 상기 제 1 전압 조절 수단은 상기 메인 셀의 비트라인의전위를 반전시키는 인버팅 수단과,
    상기 메인 셀의 센싱 노드와 상기 메인 셀의 비트라인 사이에 접속되어 상기 인버팅 수단의 출력 신호에 따라 구동되는 스위칭 수단으로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  7. 제 1 항에 있어서, 상기 제 2 전압 조절 수단은 상기 기준 셀의 비트라인의 전위를 반전시키는 인버팅 수단과,
    상기 기준 셀의 센싱 노드와 상기 기준 셀의 비트라인 사이에 접속되어 상기 인버팅 수단의 출력 신호에 따라 구동되는 스위칭 수단으로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
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* Cited by examiner, † Cited by third party
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KR100455442B1 (ko) * 2001-12-29 2004-11-06 주식회사 하이닉스반도체 저전압 검출기
US7609555B2 (en) 2004-06-29 2009-10-27 Samsung Electronics Co., Ltd. Sensing circuit for flash memory device operating at low power supply voltage
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