KR100498589B1 - 클램프 회로 - Google Patents

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Abstract

본 발명은 감지 증폭기의 원활한 동작을 위해 정비트라인 및 부비트라인 간의 전압 증폭을 빨리 함과 동시에 전압 강하하는 비트라인 외의 다른 비트라인을 안정적인 “하이” 레벨로 유지하도록 한 클램프 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 정비트라인 및 부비트라인 사이의 과도한 전압 차를 방지하되, 그 전압 차를 일정하게 유지시키기 위한 클램프 회로에 있어서, 상기 정비트라인 및 상기 부비트라인 간에 크로스 커플되어 어느 한 비트라인을 상대적으로 크게 풀업시키는 클램프 회로를 포함하여 이루어지고, 상기 클램프 회로는 전원전압과 상기 정비트라인 간에 병렬 접속되며, 게이트로 전원전압을 인가 받는 제1 엔모스트랜지스터 및 게이트로 상기 부비트라인의 전위를 인가 받는 제1 피모스트랜지스터; 및 전원전압과 상기 부비트라인 간에 병렬 접속되며, 게이트로 전원전압을 인가 받는 제2 엔모스트랜지스터 및 게이트로 상기 정비트라인의 전위를 인가 받는 제2 피모스트랜지스터로 구성된다.

Description

클램프 회로
본 발명은 반도체 메모리 회로에 관한 것으로, 특히 정비트라인 및 부비트라인의 전위 레벨을 안정화시키고, 빠른 감지 증폭을 가능하게 하는 클램프 회로에 관한 것이다.
잘 알려진 바와 같이, 클램프 회로는 메모리셀로부터 서로 상보적인 논리레벨을 갖는 데이터를 전달받는 정비트라인 및 부비트라인 간에 접속되며, 두 라인 사이의 과도한 전압 차를 방지하고, 두 라인 사이의 일정한 전압 차를 유지시켜 감지 증폭기의 동작을 원활하게 해주는 회로이다.
도 1은 클램프 회로가 없는 반도체 장치로서, 프리차지 인에이블 신호(eq)에 응답하여, 정비트라인(bit) 및 부비트라인(/bit)을 프리차지하는 프리차지부(100) 및 정비트라인(bit) 및 부비트라인(/bit) 간에 접속되며 워드 라인(wl)에 응답하여 저장된 셀 데이터를 정비트라인(bit) 및 부비트라인(/bit)에 전달하는 메모리 셀(120)로 이루어진다. 도 2는 클램프 회로가 없는 종래의 반도체 메모리 회로에 대한 시뮬레이션도이다. 프리차지 인에이블 신호(eq)에 의해 정비트라인(bit) 및 부비트라인(/bit)이 “하이(High)” 로 프리차지 된 후 워드라인(wl)이 인에이블 되어 메모리 셀(120)에 저장된 “로우(Low)” 데이터를 리드하는 일 예에 대해 도 1 내지 도 2를 참조하여 동작을 살펴보면, 정비트라인(bit)의 전위는 메모리 셀(120)의 ” 로우 “ 데이터에 의해 서서히 전압 강하가 일어나고, 이때 부비트라인(/bit)의 전위도 메모리 셀(120)과의 간섭에 의해 약간씩 떨어진다. 따라서, 낮은 전압차로 인해 정비트라인(bit) 및 부비트라인(/bit)의 전압차를 감지하여 증폭하는 감지 증폭기(도면에는 도시되지 않음)의 동작이 원활히 수행되지 못하는 문제가 발생한다.
도 3은 종래의 클램프 회로를 포함하는 반도체 장치로서, 프리차지 인에이블 신호(eq)에 응답하여, 정비트라인(bit) 및 부비트라인(/bit)을 프리차지하는 프리차지부(200), 정비트라인(bit) 및 부비트라인(/bit) 간에 접속되며 워드 라인(wl)에 응답하여 저장된 셀 데이터를 정비트라인(bit) 및 부비트라인(/bit)에 전달하는 메모리 셀(220), 및 정비트라인(bit) 및 부비트라인(/bit) 간에 접속되는 클램프 회로(240)로 이루어진다. 종래의 클램프 회로(240)는 전원전압과 정비트라인(bit) 간에 접속되며, 게이트로 접지전원을 인가 받는 피모스트랜지스터(241) 및 전원전압과 부비트라인(/bit) 간에 접속되며, 게이트로 접지전원을 인가 받는 피모스트랜지스터(242)로 구성된다. 도 4는 종래의 클램프 회로를 가진 반도체 메모리 회로에 대한 시뮬레이션도이다. 프리차지 인에이블 신호(eq)에 의해 정비트라인(bit) 및 부비트라인(/bit)이 “하이(High)” 로 프리차지 된 후 메모리 셀(220)에 저장된 “로우(Low)” 데이터를 리드하는 일 예에 대해 도 3 내지 도 4를 참조하여 동작을 살펴본다. 정비트라인(bit) 및 부비트라인(/bit)의 전위가 프리차지 동작에 의해 ” 하이“레벨을 유지한 상태에서, 메모리 셀(220)의 ” 로우 “ 데이터에 의해 정비트라인(bit)의 전위가 서서히 전압 강하가 일어난다. 이때, 클램프 회로(240)의 피모스트랜지스터(242)에 의해 부비트라인(/bit)의 전위는 전압 강하 없이 계속 ” 하이 “ 레벨로 유지된다. 이와 같이, 전술한 클램프 회로가 없는 경우보다는 정비트라인(bit)과 부비트라인(/bit) 간의 전압차가 커 감지 증폭기(도면에는 도시되지 않음)의 동작에 영향을 주지 않지만, 클램프 회로(240)의 피모스트랜지스터(241)에 의해 정비트라인(bit)의 전압 강하가 늦어져 감지 증폭을 위한 전압차가 발생할 때까지의 지연시간이 또다른 문제로 대두된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 감지 증폭기의 원활한 동작을 위해 정비트라인 및 부비트라인 간의 전압 증폭을 빨리 함과 동시에 전압 강하하는 비트라인 외의 다른 비트라인을 안정적인 “하이” 레벨로 유지하도록 한 클램프 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 정비트라인 및 부비트라인 사이의 과도한 전압 차를 방지하되, 그 전압 차를 일정하게 유지시키기 위한 클램프 회로에 있어서, 상기 정비트라인 및 상기 부비트라인 간에 크로스 커플(cross-couple)되어 어느 한 비트라인을 상대적으로 크게 풀업시키는 클램프 회로를 포함하여 이루어지고, 상기 클램프 회로는 전원전압과 상기 정비트라인 간에 병렬 접속되며, 게이트로 전원전압을 인가 받는 제1 엔모스트랜지스터 및 게이트로 상기 부비트라인의 전위를 인가 받는 제1 피모스트랜지스터; 및 전원전압과 상기 부비트라인 간에 병렬 접속되며, 게이트로 전원전압을 인가 받는 제2 엔모스트랜지스터 및 게이트로 상기 정비트라인의 전위를 인가 받는 제2 피모스트랜지스터로 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.
도 5는 본 발명의 클램프 회로를 포함하는 반도체 메모리 회로로서, 프리차지 인에이블 신호(eq)에 응답하여, 정비트라인(bit) 및 부비트라인(/bit)을 프리차지하는 프리차지부(500), 정비트라인(bit) 및 부비트라인(/bit) 간에 접속되며 워드 라인(w1)에 응답하여 저장된 셀 데이터를 정비트라인(bit) 및 부비트라인(/bit)에 전달하는 메모리 셀(520), 및 정비트라인(bit) 및 부비트라인(/bit) 간에 접속되는 클램프 회로(540)로 이루어진다. 본 발명의 클램프 회로(540)는 크로스 커플(cross-couple) 구조로서, 전원전압과 정비트라인(bit) 간에 병렬 접속되며, 게이트로 전원전압을 인가 받는 엔모스트랜지스터(N1), 게이트로 부비트라인(/bit)의 전위를 인가 받는 피모스트랜지스터(P1), 및 전원전압과 부비트라인(/bit) 간에 병렬 접속되며, 게이트로 전원전압을 인가 받는 엔모스트랜지스터(N2), 게이트로 정비트라인(bit)의 전위를 인가 받는 피모스트랜지스터(P2)로 구성된다. 여기서, 각 트랜지스터의 크기(width)는 동일하게 구성한다.
도 6은 본 발명의 클램프 회로를 포함하는 반도체 메모리 회로에 대한 시뮬레이션도이다. 도 5 및 도 6을 참조하여, 본 발명의 클램프 회로 동작을 구체적으로 살펴본다.
먼저 프리차지 인에이블 신호(eq)가 인에이블(enable)되고, 워드라인(wl)이 디스에이블(disable)되는 프리차지 동작에서 정비트라인(bit) 및 부비트라인(/bit)은 “하이(High)” 로 프리차지 상태가 되고, 이때, 크로스 커플 구조의 클램프 회로(540)의 동작을 보면, 피모스트랜지스터(P1, P2)는 턴-오프(turn-off)되고, 엔모스트랜지스터(N1, N2)가 턴-온(turn-on)되어 정비트라인(bit) 및 부비트라인(/bit)을 “하이” 레벨로 강하게 유지한다.
다음으로, 프리차지 인에이블 신호(eq)가 디스에이블되고, 워드라인(wl)이 인에이블되어 메모리 셀(520)에 저장된 “로우” 데이터를 읽을 경우, 정비트라인(bit)은 “로우” 데이터에 의해 전압 강하가 일어나 점차 “로우” 레벨로 떨어지고, 부비트라인(/bit)은 계속 “하이” 레벨을 유지하는데, 이때 크로스 커플 구조의 클램프 회로(540)의 동작을 살펴보면, 정비트라인(bit)이 “로우” 레벨로 떨어짐에 따라 피모스트랜지스터(P2)가 턴-온되고, 전원전압을 게이트로 입력받는 엔모스트랜지스터(N2)도 항상 턴-온되어 부비트라인(/bit)은 전압 강하없이 계속 “하이” 레벨 전위를 유지한다. 반면, 부비트라인(/bit)의 “하이” 레벨 전위에 의해 피모스트랜지스터(P1)가 턴-오프되고, 전원전압을 게이트로 입력받는 엔모스트랜지스터(N1)만 턴-온되어 정비트라인(bit)에는 상대적으로 전류가 적게 흐름으로써 정비트라인(bit)의 전위는 더욱 “로우” 레벨로 떨어지게 된다. 결론적으로, 크로스 커플 구조로 이루어진 클램프 회로(540)의 동작 특성으로 정비트라인(bit)의 전위가 거의 직선에 가까울 정도로 빠르게 떨어지고, 부비트라인(/bit)의 전위 또한 안정적인 전위 레벨을 계속 유지함에 따라 종래의 클램프 회로보다 더 빠르게 감지 증폭을 위한 전압차를 얻게 된다.
다음으로, 읽기 동작을 완료한 후 다시 프리차지 인에이블 신호(eq)가 인에이블(enable)되고, 워드라인(wl)이 디스에이블(disable)되어 프리차지 동작을 수행하는데, 이때 정비트라인(bit)이 다시 “하이” 레벨로 차지되기 시작하고, 이로 인해 피모스트랜지스터(P2)가 턴-오프되어 두 비트라인이 같은 크기를 갖는 엔모스트랜지스터(N1, N2)에 의해 서로 같은 레벨의 전위를 유지하게 된다.
도 7은 본 발명의 클램프 회로 특성을 보여주는 도 6의 시뮬레이션도와 종래의 일실시예인 클램프 회로가 없는 경우의 시뮬레이션도를 오버래핑(overlapping)하여 비교한 것으로서, 고전압을 계속 유지하여야할 비트라인의 전위가 떨어지는 종래의 문제점을 본 발명의 클램프 회로가 해결한 것을 보여주고 있다.
도 8은 본 발명의 클램프 회로 특성을 보여주는 도 6의 시뮬레이션도와 종래의 또다른 일실시예인 피모스트랜지스터만을 사용한 클램프 회로 특성을 오버래핑하여 비교한 것으로서, 감지 전압차를 140㎷라 가정했을 때 본 발명의 클램프 회로가 종래보다 약 18나노세크(nsec) 정도 빠르게 감지 전압차에 도달함을 보여주고 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 크로스 커플 구조의 클램프 회로를 사용하여, 감지 증폭기가 동작하는 감지 전압차에 빠르게 도달함으로써 메모리셀에 저장된 데이터를 읽는 경우 전체 메모리 소자의 속도 개선 효과를 거둘 수 있다.
또한, 고전압을 계속 유지하여야할 비트라인의 전위가 떨어지는 것을 막아 감지 증폭기의 안정적인 동작 수행을 가능하게 한다.
도 1은 클램프 회로가 없는 반도체 장치를 도시한 회로도.
도 2는 도 1에 대한 시뮬레이션도.
도 3은 종래의 클램프 회로를 포함하는 반도체 장치를 도시한 회로도.
도 4는 도 3에 대한 시뮬레이션도.
도 5는 본 발명의 클램프 회로를 포함하는 반도체 장치를 도시한 회로도.
도 6은 도 5에 대한 시뮬레이션도.
도 7 내지 도 8은 본 발명과 종래 기술의 비교 시뮬레이션도.
* 도면의 주요 부분에 대한 설명
500 : 프리차지부 520 : 메모리 셀
540 : 클램프 회로 N1,N2 : 엔모스트랜지스터
P1,P2 : 피모스트랜지스터

Claims (3)

  1. 정비트라인 및 부비트라인 사이의 과도한 전압 차를 방지하되, 그 전압 차를 일정하게 유지시키기 위한 클램프 회로에 있어서,
    상기 부비트라인으로 전원전압에서 일정레벨 감압된 클램핑 전압을 제공하되, 상기 정비트라인에 인가되는 신호에 응답하여 상기 부비트라인으로 상기 전원 전압에 대응하는 전압을 제공하기 위한 제1 클램핑 전압 제공부; 및
    상기 정비트라인으로 전원전압에서 일정레벨 감압된 상기 클램핑 전압을 제공하되, 상기 부비트라인에 인가되는 신호에 응답하여 상기 정비트라인으로 상기 전원전압에 대응하는 전압을 제공하기 위한 제2 클램핑 전압 제공부
    를 구비하는 클램프 회로.
  2. 제 1 항에 있어서,
    상기 제1 클램핑 전압 제공부는
    전원전압과 상기 정비트라인 간에 병렬 접속되며, 게이트로 전원전압을 인가 받는 제1 엔모스트랜지스터 및 게이트로 상기 부비트라인의 전위를 인가 받는 제1 피모스트랜지스터를 구비하고,
    상기 제2 클램핑 전압 제공부는
    전원전압과 상기 부비트라인 간에 병렬 접속되며, 게이트로 전원전압을 인가 받는 제2 엔모스트랜지스터 및 게이트로 상기 정비트라인의 전위를 인가 받는 제2 피모스트랜지스터
    를 구비하는 것을 특징으로 하는 클램프 회로.
  3. 제 2 항에 있어서,
    상기 제1, 제2 엔모스트랜지스터 및 상기 제1, 제2 피모스트랜지스터는 동일한 크기의 트랜지스터인 것을 특징으로 하는 클램프 회로.
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