KR100624298B1 - 플래쉬 메모리 셀의 센싱 회로 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 셀의 센싱 회로에 관한 것으로, 메인 셀 및 기준 셀과, 상기 메인 셀의 센싱 노드로 소정 전압을 공급하기 위한 제 1 로딩부와, 상기 기준 셀의 센싱 노드로 소정 전압을 공급하기 위한 제 2 로딩부와, 상기 메인 셀의 센싱 노드의 전위를 조절하기 위한 위한 제 1 스위칭 수단과, 상기 기준 셀의 센싱 노드의 전위를 조절하기 위한 제 2 스위칭 수단과, 상기 메인 셀의 비트라인 전위를 조절하기 위한 메인 셀 비트라인 전압 조절 수단과, 상기 기준 셀의 비트라인 전위를 조절하기 위한 기준 셀 비트라인 전압 조절 수단과, 상기 메인 셀 센싱 노드의 전위와 상기 기준 셀 센싱 노드의 전위를 비교하여 상기 메인 셀의 상태를 센싱하기 위한 센스 증폭기를 포함하여 이루어져 센싱 속도를 향상시킬 수 있는 플래쉬 메모리 셀의 센싱 회로가 제시된다.
센싱 회로, 프리차지, 메인 셀, 기준 셀

Description

플래쉬 메모리 셀의 센싱 회로{Sensing circuit for flash memory cell}
도 1은 종래의 플래쉬 메모리 셀의 센싱 회로도.
도 2는 도 1의 센싱 타이밍도.
도 3은 본 발명에 따른 플래쉬 메모리 셀의 센싱 회로도.
도 4는 도 3의 센싱 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
M21 : 메인 셀 M22 : 기준 셀
P21 및 P22 : 제1 및 제 2 PMOS 트랜지스터
N21 내지 N24 : 제 1 내지 제 4 NMOS 트랜지스터
R21 및 R22 : 제 1 및 제 2 저항
21 : 센스 증폭기
본 발명은 플래쉬 메모리 셀의 센싱 회로에 관한 것으로, 특히 센싱 속도를 향상시킬 수 있는 플래쉬 메모리 셀의 센싱 회로에 관한 것이다.
현재 플래쉬 메모리 소자는 고집적화되고 있고, 그에 따라 동작 전압도 점점 낮아 지고 있는 추세이다. 동작 전압이 낮아짐으로 인해 플래쉬 메모리 셀을 센싱할 때 센싱 전류가 너무 적게 흘러 '1' 상태의 셀, 즉 전류를 많이 흘리는 셀의 상태를 센싱하기 어려운 문제가 있다.
이러한 문제를 해결하기 위한 방법으로 센스 증폭기의 출력 이득을 증가시키는 방법을 사용하는데, 이에 대한 회로가 도 1에 도시되어 있다.
도 1은 종래의 플래쉬 메모리 셀의 센싱 회로의 개략도도로서, 다음과 같이 구성된다. 전원 단자(Vcc)와 메인 셀의 센싱 노드인 제 1 노드(Q11) 사이에 제 1 저항(R11)이 접속된다. 제 1 노드(Q11)와 접지 단자(Vss) 사이에 제 1 NMOS 트랜지스터(N11) 및 메인 셀(M11)이 접속된다. 제 1 NMOS 트랜지스터(N11)는 메인 셀(M11)의 비트라인(BL1)의 전위를 반전시키는 제 1 인버터(I11)의 출력에 따라 구동된다. 또한, 메인 셀(M11)은 워드라인을 통해 인가되는 소정 전압에 따라 구동된다. 한편, 전원 단자(Vcc)와 기준 셀의 센싱 노드인 제 2 노드(Q12) 사이에 제 2 저항(R12)이 접속된다. 제 2 노드(Q12)와 접지 단자(Vss) 사이에 제 2 NMOS 트랜지스터(N12) 및 기준 셀(M12)가 접속된다. 제 2 NMOS 트랜지스터(N12)는 기준 셀(M12)의 비트라인(BL2)의 전위를 반전시키는 제 2 인버터(I12)의 출력에 따라 구 동된다. 또한, 기준 셀(M12)은 워드라인을 통해 인가되는 소정 전압에 따라 구동된다. 메인 셀(M11)의 전위인 제 1 노드(Q11)의 전위와 기준 셀(M12)의 전위인 제 2 노드(Q12)의 전위를 센스 증폭기(11)에서 입력하고 비교하여 출력을 결정한다.
상기한 바와 같은 플래쉬 메모리 셀 센싱 회로는 메인 셀의 상태를 센싱하기 위한 회로 구성과 기준 셀의 상태를 센싱하는 회로 구성이 동일하게 구성되어, 기준 셀의 전위를 기준으로 메인 셀의 전위를 센스 증폭기에서 비교함하여 출력함으로써 메인 셀의 상태를 센싱한다.
상기와 같이 구성되는 종래의 플래쉬 메모리 셀의 센싱 회로의 구동 방법을 도 2의 타이밍도를 이용하여 설명하면 다음과 같다.
센싱 인에이블 신호(SAEN)가 인가되어 셀을 센싱하기 이전에 메인 셀(M11)의 비트라인(BL1) 및 기준 셀(M12)의 비트라인(BL2)이 프리차지된다. 즉, 전원 전압 (Vcc)이 제 1 저항(R11)을 통해 제 1 노드(Q11)로 공급되고, 이 전위가 제 1 NMOS 트랜지스터(N11)를 통해 메인 셀(M11)의 비트라인(BL1)를 프리차지시킨다. 제 1 NMOS 트랜지스터(N11)는 초기 로우 상태의 비트라인(BL1) 전위가 제 1 인버터(I11)를 통해 하이 상태로 천이되고, 이 전위에 의해 턴온된다. 그런데, 비트라인(BL1)의 전위가 소정 전위 이상이 되면 제 1 인버터(I11)를 통해 로우 상태로 천이되고, 이 신호에 의해 제 1 NMOS 트랜지스터(N11)가 턴오프된다. 따라서, 비트라인(BL1)의 전위는 소정 전위 이상으로 상승하지 못하고 그 상태를 유지하게 된다. 기준 셀(M12)의 지류도 메인 셀(M11)의 지류와 마찬가지 동작에 의해 프리차지된다.
상기와 같이 메인 셀(M11)의 비트라인(BL1) 및 기준 셀(M12)의 비트라인 (BL2)가 프리차지된 후 센싱 인에이블 신호(SAEN)가 하이 상태로 인가되고, 워드라인 전압이 인가되면 메인 셀(M11)의 상태를 센싱하게 된다. 즉, 센싱 인에이블 신호(SAEN)가 인가되면 제 2 노드(Q12)의 전위, 즉 기준 셀(M12)의 전위는 서서히 감소하다가(A) 소정 시간 후 일정한 전위를 유지하게 된다. 한편, 제 1 노드(Q11)의 전위는 메인 셀(M11)의 상태에 따라 변한다. 즉, 센싱 인에이블 신호(SAEN)가 인가되기 이전에 소정 전위를 유지하던 비트라인(BL1)의 전위는 메인 셀(M11)의 워드라인에 전압이 인가됨에 따라 낮아지게 되고(B), 그 후 계속적으로 인가되는 전원 전압(Vcc)에 따라 전위가 상승하게 된다. 그런데, 메인 셀(M11)이 '0' 상태일 경우 메인 셀(M11)을 통해 접지 단자(Vss)로 패스되는 전류가 작아짐에 따라 제 1 노드(Q11)의 전위는 상승하게 된다. 반대로, 메인 셀(M11)이 '1' 상태일 경우 메인 셀(M11)을 통해 접지 단자(Vss)로 전류가 계속 패스됨으로써 제 1 노드(Q11)의 전위는 낮아지게 된다(C). 이에 따라 센스 증폭기(11)의 출력 신호(SAOUT)가 변하게 되고, 이에 따라 셀의 상태가 센싱된다.
그런데, 상기와 같이 구성 및 구동되는 종래의 플래쉬 메모리 셀의 센싱 회로는 메인 셀이 '0' 상태인 경우 센싱 후 최종 출력이 변화하지 않고 유지된다. 그러나, 메인 셀이 '1' 상태인 경우 전류가 흐르지 않는 '0' 상태로부터 전류가 흐르기 시작하면서 '1' 상태로 변화하여 최종 출력을 발생시키게 된다. 이 경우는 '1' 상태의 센싱이 소자의 최종 센싱 속도를 결정하게 되기 때문에 센싱 속도가 저하된 다. 따라서, 센싱 속도가 궁극적으로 셀 전류에 직접적으로 영향을 받을 수 밖에 없다.
또한, 상기와 같이 구성 및 구동되는 종래의 플래쉬 메모리 셀의 센싱 회로는 센싱 속도를 향상시키기 위하여 저항값이 높은 저항을 사용한다. 이 경우 비트라인을 프리차지하는 동안에 센싱 노드의 전압이 너무 낮아져서 더이상 비트라인으로 전류를 공급하지 못하게 된다. 이 때문에 비트라인의 프리차지 시간이 길어지게 되어 센싱 속도가 저하된다.
본 발명의 목적은 센싱 속도를 향상시킬 수 있는 플래쉬 메모리 셀의 센싱 회로를 제공하는데 있다.
본 발명의 다른 목적은 '0' 상태의 셀의 센싱 출력으로부터 '1' 상태 셀의 센싱 출력 시간을 줄여 센싱 속도를 향상시킬 수 있는 플래쉬 메모리 셀 센싱 회로를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 센싱 회로는 메인 셀 및 기준 셀과, 상기 메인 셀의 센싱 노드로 소정 전압을 공급하기 위한 제 1 로딩부와, 상기 기준 셀의 센싱 노드로 소정 전압을 공급하기 위한 제 2 로딩부와, 상기 메인 셀의 센싱 노드의 전위를 조절하기 위한 위한 제 1 스위칭 수단과, 상기 기준 셀의 센싱 노드의 전위를 조절하기 위한 제 2 스위칭 수단과, 상기 메인 셀의 비트라인 전위를 조절하기 위한 메인 셀 비트라인 전압 조절 수단과, 상기 기준 셀의 비트라인 전위를 조절하기 위한 기준 셀 비트라인 전압 조절 수단과, 상기 메인 셀 센싱 노드의 전위와 상기 기준 셀 센싱 노드의 전위를 비교하여 상기 메인 셀의 상태를 센싱하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 플래쉬 메모리 셀 센싱 회로이 개략도로서, 다음과 같이 구성된다.
전원 단자(Vcc)와 메인 셀의 센싱 노드인 제 1 노드(Q21) 사이에 제 1 저항(R21)이 접속된다. 또한, 제 1 저항(R21)과 다른 지류의 전원 단자(Vcc)와 제 1 노드(Q21) 사이에 어드레스 천이 바 신호(ATDSUMb)에 따라 구동되는 제 1 PMOS 트랜지스터(P21)가 접속된다. 제 1 노드(Q21)와 접지 단자(Vss) 사이에 제어 신호(SALEAK)에 따라 구동되는 제 3 NMOS 트랜지스터(N23)가 접속된다. 제 3 NMOS 트랜지스터(N23)와 다른 지류의 제 1 노드(Q21)와 접지 단자(Vss) 사이에 제 1 NMOS 트랜지스터(N21) 및 메인 셀(M21)이 접속된다. 제 1 NMOS 트랜지스터(N21)는 메인 셀(M21)의 비트라인(BL1)의 전위를 반전시키는 제 1 인버터(I21)의 출력에 따라 구동된다. 또한, 메인 셀(M21)은 워드라인을 통해 인가되는 소정 전압에 따라 구동된다.
한편, 전원 단자(Vcc)와 기준 셀의 센싱 노드인 제 2 노드(Q22) 사이에 제 2 저항(R22)이 접속된다. 또한, 제 2 저항(R22)과 다른 지류의 전원 단자(Vcc)와 제 2 노드(Q22) 사이에 어드레스 천이 바 신호(ATDSUMb)에 따라 구동되는 제 2 PMOS 트랜지스터(P22)가 접속된다. 제 2 노드(Q22)와 접지 단자(Vss) 사이에 제어 신호(SALEAK)에 따라 구동되는 제 4 NMOS 트랜지스터(N24)가 접속된다. 제 4 NMOS 트랜지스터(N24)와 다른 지류의 제 2 노드(Q22)와 접지 단자(Vss) 사이에 제 2 NMOS 트랜지스터(N22) 및 기준 셀(M22)이 접속된다. 제 2 NMOS 트랜지스터(N22)는 기준 셀(M22)의 비트라인(BL2) 전위를 반전시키는 제 2 인버터(I22)의 출력에 따라 구동된다. 또한, 기준 셀(M22)은 워드라인을 통해 인가되는 소정 전압에 따라 구동된다. 메인 셀(M21)의 전위인 제 1 노드(Q21)의 전위와 기준 셀(M22)의 전위인 제 2 노드(Q22)의 전위를 센스 증폭기(21)에서 입력하고 비교함으로써 메인 셀(M21)의 상태가 센싱된다.
상기한 바와 같은 본 발명에 따른 플래쉬 메모리 셀의 센싱 회로는 메인 셀의 상태를 센싱하기 위한 회로 구성과 기준 셀의 상태를 센싱하기 위한 회로 구성이 동일하게 구성되어, 기준 셀의 전위를 기준으로 메인 셀의 전위를 센스 증폭기에서 비교함하여 출력함으로써 메인 셀의 상태를 센싱한다.
상기와 같이 구성되는 본 발명에 따른 플래쉬 메모리 셀의 센싱 회로의 구동 방법을 도 4의 타이밍도를 이용하여 설명하면 다음과 같다.
센싱 인에이블 신호(SAEN)가 인가되어 이전에 메인 셀(M21)의 비트라인(BL1) 및 기준 셀(M22)의 비트라인(BL2)이 프리차지된다. 즉, 센싱 인에이블 신호(SAEN)가 로우 상태로 인가되고, 어드레스 천이 바 신호(ATDSUMb)가 하이 상태로 인가되며, 제어 신호(SALEAK)가 로우 상태로 인가되면, 전원 전압(Vcc)이 제 1 저항(R21)을 통해 제 1 노드(Q21)로 공급되고, 이 전위가 제 1 NMOS 트랜지스터(N21)를 통해 메인 셀(M21)의 비트라인(BL1)을 프리차지시킨다. 제 1 NMOS 트랜지스터(N21)는 초기 로우 상태의 비트라인(BL1) 전위가 제 1 인버터(I21)를 통해 하이 상태로 천이되고, 이 전위에 의해 턴온된다. 그런데, 비트라인(BL1)의 전위가 소정 전위 이상되면 제 1 인버터(I21)를 통해 로우 상태로 천이되고, 이 신호에 의해 제 1 NMOS 트랜지스터(N21)가 턴오프된다. 따라서, 메인 셀(M21)의 비트라인(BL1) 전위는 소정 전위 이상으로 상승하지 못하고 그 상태를 유지하게 된다. 기준 셀(M22)의 비트라인도 메인 셀(M21)의 비트라인과 마찬가지 동작에 의해 프리차지된다.
상기와 같이 메인 셀(M21)의 비트라인(BL1) 및 기준 셀(M21)의 비트라인 (BL2)이 프리차지된 상태에서 센싱 인에이블 신호(SAEN)가 하이 상태로 인가되고, 어드레스 천이 바 신호(ATDSUMb)가 로우 상태로 인가된다. 이에 따라 제 1 및 제 2 PMOS 트랜지스터(P21 및 P22)가 턴온되어 제 1 및 제 2 노드(Q21 및 Q22)로 전원 전압(Vcc)이 공급된다. 이에 따라 제 1 및 제 2 노드(Q21 및 Q22)는 소정의 전위로 상승하게 되고, 메인 셀(M21)의 비트라인(BL1) 전위도 상승하게 된다. 즉, 메인 셀(M21)의 비트라인(BL1)이 프리차지된 상태에서 제 1 PMOS 트랜지스터(P21)를 통해 전원 전압(Vcc)이 인가되므로 메인 셀(M21)의 비트라인(BL1) 전위는 그만큼 더 상승하게 된다(A). 메인 셀(M21)의 비트라인(BL1)의 전위가 소정 전위로 상승한 후 제 1 NMOS 트랜지스터(N21)에 의해 더 이상 상승하지 못하고, 다시 하강하게 된다(B). 이때, 센스 증폭기(21)는 로우 상태의 신호를 출력하는데, 이는 메인 셀이 '0' 상태인 경우의 출력 신호와 같다. 즉, 어드레스 천이 바 신호(ATDSUMb)가 인가되는 동안에 제 1 및 제 2 노드(Q21 및 Q22)의 전위가 상승하고, 이에 따라 메인 셀(M21)이 '0'인 상태의 센싱 신호, 즉 로우 상태의 신호가 센스 증폭기(21)를 통해 출력된다.
어드레스 천이 바 신호(ATDSUMb)를 로우 상태로 천이시켜 인가하는 동시에 제어 신호(SALEAK)를 하이 상태로 인가하면, 하이 상태로 인가되는 제어 신호(SALEAK)에 의해 제 3 및 제 4 NMOS 트랜지스터(N23 및 N24)가 턴온되어 제 1 및 제 2 노드(Q21 및 Q22)의 전위는 서서히 감소하게 된다(C). 이에 따라 센스 증폭기(21)는 메인 셀이 '1'인 상태의 신호, 즉 하이 상태의 신호를 출력한다.
제어 신호(SALEAK)가 로우 상태로 천이되어 인가되고, 워드라인 전압이 인가되면 메인 셀(M21)의 상태를 센싱하게 된다. 즉, 메인 셀(M21)이 '0' 상태일 경우 메인 셀(M21)을 통해 접지 단자(Vss)로 패스되는 전류가 작아짐에 따라 제 1 노드(Q21)의 전위는 제 2 노드(Q22)의 전위보다 높게 된다. 반대로, 메인 셀(M21)이 '1' 상태일 경우 메인 셀(M21)을 통해 접지 단자(Vss)로 전류가 계속 패스됨으로써 제 1 노드(Q21)의 전위는 제 2 노드(Q22)의 전위보다 낮아지게 된다. 이에 따라 센스 증폭기(21)의 출력 신호(SAOUT)가 결정되고, 메인 셀(M21)의 상태가 센싱된다.
본 발명의 다른 실시 예로서, 제 1 및 제 2 PMOS 트랜지스터만을 전원 단자(Vcc)와 제 1 및 제 2 노드(Q21 및 Q22) 사이에 접속하거나, 제 3 및 제 4 NMOS 트랜지스터(N23 및 N24)만을 제 1 및 제 2 노드(Q21 및 Q22)와 접지 단자(Vss) 사이에 접속한다.
본 발명의 또다른 실시 예로서, 제 1 노드(Q21)와 접지 단자(Vss) 사이에 제 3 저항 및 제 3 NMOS 트랜지스터를 직렬 접속시키고, 제 2 노드(Q22)와 접지 단자(Vss) 사이에 제 4 저항 및 제 4 NMOS 트랜지스터를 직렬 접속시킨다.
본 발명의 또다른 실시 예로서, 전원 단자(Vcc)와 제 1 노드(Q21) 사이에 제 1 PMOS 트랜지스터를 접속시키고, 제 1 노드와 접지 단자 사이에 제 3 저항 및 제 3 NMOS 트랜지스터를 접속시킨다. 또한, 전원 단자(Vcc)와 제 2 노드(Q22) 사이에 제 2 PMOS 트랜지스터를 접속시키고, 제 2 노드와 접지 단자 사이에 제 4 저항 및 제 4 NMOS 트랜지스터를 직렬 접속시킨다.
상술한 바와 같이 본 발명에 따른 플래쉬 메모리 셀의 센싱 회로를 이용하여 플래쉬 메모리 셀을 센싱할 경우 저전력 동작이 필수적으로 요구되는 플래쉬 메모리 소자에서 제품의 성능을 결정하는 가장 중요한 요소인 독출 속도를 획기적으로 향상시킬 수 있다. 즉, 본 발명에서와 같이 '1' 상태를 센싱하는 출력 신호에서 '1' 상태를 센싱하는 출력 신호가 유지되고, '0' 상태를 유지하는 셀의 경우에만 '1' 상태를 센싱하는 출력 신호에서 '0' 상태를 센싱하는 출력 신호로 변화되는 시 점에서 독출 동작이 종료되도록 함으로써 '1' 상태를 센싱하는데 필수적으로 요구되는 셀 전류의 영향을 줄일 수 있으면서 일정한 속도를 보장할 수 있게 된다. 따라서, 이러한 센싱 회로를 이용하여 소자를 설계할 경우 더 작은 셀 사이즈, 즉 더 작은 셀 전류에서도 더 나은 센싱 속도를 보장할 수 있으므로 소자의 특성을 개선시킬 수 있다.

Claims (15)

  1. 메인 셀 및 기준 셀과,
    상기 메인 셀의 센싱 노드로 소정 전압을 공급하기 위한 제 1 로딩부와,
    상기 기준 셀의 센싱 노드로 소정 전압을 공급하기 위한 제 2 로딩부와,
    상기 메인 셀의 센싱 노드의 전위를 조절하기 위한 위한 제 1 스위칭 수단과,
    상기 기준 셀의 센싱 노드의 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 메인 셀의 비트라인 전위를 조절하기 위한 메인 셀 비트라인 전압 조절 수단과,
    상기 기준 셀의 비트라인 전위를 조절하기 위한 기준 셀 비트라인 전압 조절 수단과,
    상기 메인 셀 센싱 노드의 전위와 상기 기준 셀 센싱 노드의 전위를 비교하여 상기 메인 셀의 상태를 센싱하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  2. 제 1 항에 있어서, 상기 제 1 로딩부는 상기 전원 단자와 상기 메인 셀의 센싱 노드 사이에 접속된 저항으로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  3. 제 1 항에 있어서, 상기 제 2 로딩부는 상기 전원 단자와 상기 기준 셀의 센싱 노드 사이에 접속된 저항으로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  4. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 상기 전원 단자와 상기 메인 셀의 센싱 노드 사이에 접속되어 어드레스 천이 신호에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  5. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 상기 전원 단자와 상기 기준 셀의 센싱 노드 사이에 접속되어 어드레스 천이 신호에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  6. 제 1 항에 있어서, 상기 메인 셀 비트라인 전압 조절 수단은 상기 메인 셀의 비트라인 전위를 반전시키기 위한 인버팅 수단과,
    상기 메인 셀 센싱 노드와 상기 메인 셀의 비트라인 사이에 접속되어 상기 인버팅 수단의 출력 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징 으로 하는 플래쉬 메모리 셀의 센싱 회로.
  7. 제 1 항에 있어서, 상기 기준 셀 비트라인 전압 조절 수단은 상기 기준 셀의 비트라인 전위를 반전시키기 위한 인버팅 수단과,
    상기 기준 셀 센싱 노드와 상기 기준 셀의 비트라인 사이에 접속되어 상기 인버팅 수단의 출력 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  8. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 상기 메인 셀 센싱 노드와 접지 단자 사이에 접속되어 제어 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  9. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 상기 기준 셀 센싱 노드와 접지 단자 사이에 접속되어 제어 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  10. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 상기 전원 단자와 상기 메인 셀의 센싱 노드 사이에 접속되어 어드레스 천이 신호에 따라 구동되는 PMOS 트랜지스터와,
    상기 메인 셀의 센싱 노드와 접지 단자 사이에 접속되어 제어 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  11. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 상기 전원 단자와 상기 기준 셀의 센싱 노드 사이에 접속되어 어드레스 천이 신호에 따라 구동되는 PMOS 트랜지스터와,
    상기 기준 셀의 센싱 노드와 접지 단자 사이에 접속되어 제어 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  12. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 상기 메인 셀의 센싱 노드와 접지 단자 사이에 저항 및 제어 신호에 따라 구동되는 NMOS 트랜지스터가 직렬 접속된 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  13. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 상기 기준 셀의 센싱 노드와 접지 단자 사이에 저항 및 제어 신호에 따라 구동되는 NMOS 트랜지스터가 직렬 접속된 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  14. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 상기 전원 단자와 상기 메인 셀의 센싱 노드 사이에 접속되어 어드레스 천이 신호에 따라 구동되는 PMOS 트랜지스터와,
    상기 메인 셀의 센싱 노드와 접지 단자 사이에 저항 및 제어 신호에 따라 구동되는 NMOS 트랜지스터가 직렬 접속되어 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
  15. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 상기 전원 단자와 상기 기준 셀의 센싱 노드 사이에 접속되어 어드레스 천이 신호에 따라 구동되는 PMOS 트랜지스터와,
    상기 기준 셀의 센싱 노드와 접지 단자 사이에 저항 및 제어 신호에 따라 구동되는 NMOS 트랜지스터가 직렬 접속되어 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 센싱 회로.
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