JP4648111B2 - 低電源電圧フラッシュメモリ装置の感知回路 - Google Patents

Description

本発明は、フラッシュメモリ装置に係り、特にフラッシュメモリ装置の感知（ｓｅｎｓｅ）回路に関する。

モバイル（Ｍｏｂｉｌｅ）システムのような多様な応用システムの開発にともない、不揮発性メモリ装置（ｎｏｎ−ｖｏｌｉｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）であるフラッシュメモリ装置の要求が高まっている。特に、最近では動作電源電圧の低下にともない、１ボルトに近い低電源電圧で動作できるフラッシュメモリ装置の要求が増加している。

一般的にフラッシュメモリ装置のような不揮発性メモリ装置での読出し動作は、メインセルアレイ（Ｍａｉｎ Ｃｅｌｌ Ａｒｒａｙ）のビットラインと基準セルアレイ（Ｒｅｆｅｒｅｎｃｅ Ｃｅｌｌ Ａｒｒａｙ）のビットラインとに一定の電圧を印加した後、双方のビットラインに流れる２電流を比較してメインセルアレイ内のメモリセルに保存されたデータを感知する。この際、２ビットラインのスイング幅は読出し速度とメモリセルストレスとに直接的な影響を及ぼす。

不揮発性メモリ装置で読出し速度を向上させ、メモリセルに対するストレスを減らすためには、読出時に２ビットラインの電圧を所定のレベルにクランプしてビットライン電圧のスイングを減らすことが重要である。

特許文献１には、不揮発性メモリ装置に用いられる従来のビットライン感知回路の例が開示されている。ところで、従来の感知回路は一般的に１．６ボルト以上の電源電圧で動作するように構成されており、また電源電圧が目標電圧から若干高くなると、ビットライン電圧のスイングが大きくなって読出速度が低下し、メモリセルストレスが増加するという欠点がある。
米国特許第６，２３３，１８９号明細書

従って、本発明が解決しようとする技術的課題は、低い電源電圧で動作でき、低い電源電圧でも読出速度を低下させずに、メモリセルストレスを減少させうるフラッシュメモリ装置の感知回路を提供することにある。

前記技術的課題を達成するための本発明の一実施形態によるフラッシュメモリ装置の感知回路は、第１負荷素子、第１反転回路、第２負荷素子、第２反転回路、及び感知増幅器を備えることを特徴とする。

前記第１負荷素子は、前記フラッシュメモリ装置内のメインセルアレイのビットラインに一端が連結される。前記第１反転回路は前記メインセルアレイのビットラインに入力端が連結され、前記第１負荷素子の他端に出力端が連結される。前記第２負荷素子は、前記フラッシュメモリ装置内の基準セルアレイのビットラインに一端が連結される。前記第２反転回路は、前記基準セルアレイのビットラインに入力端が連結され、前記第２負荷素子の他端に出力端が連結される。前記感知増幅器は、前記メインセルアレイのビットラインの電圧と前記基準セルアレイのビットラインの電圧とを比較し、その結果による出力信号を発生させる。
望ましくは、前記第１負荷素子は、前記第１反転回路の出力端にソースが連結され、前記メインセルアレイのビットラインにドレイン及びゲートが共通連結されるＰＭＯＳトランジスタで構成される。

前記第１負荷素子は、前記第１反転回路の出力端にドレイン及びゲートが共通連結され、前記メインセルアレイのビットラインにソースが連結されるＮＭＯＳトランジスタで構成することができる。また前記第１負荷素子は、前記第１反転回路の出力端にドレインが連結され、ゲートに一定の電圧が印加されて前記メインセルアレイのビットラインにソースが連結されるＮＭＯＳトランジスタで構成することができる。
望ましくは、前記第２負荷素子は、前記第２反転回路の出力端にソースが連結され、前記基準セルアレイのビットラインにドレイン及びゲートが共通連結されるＰＭＯＳトランジスタで構成される。

前記第２負荷素子は、前記第２反転回路の出力端にドレイン及びゲートが共通連結され、前記基準セルアレイのビットラインにソースが連結されるＮＭＯＳトランジスタで構成することができる。また前記第２負荷素子は、前記第２反転回路の出力端にドレインが連結され、ゲートに一定の電圧が印加されて前記基準セルアレイのビットラインにソースが連結されるＮＭＯＳトランジスタで構成することができる。

前記技術的課題を達成するための本発明の他の実施形態によるフラッシュメモリ装置の感知回路は、感知増幅器、第１電流ミラー、第１反転回路、第２電流ミラー、第２反転回路、及び第３電流ミラーを備えることを特徴とする。

前記感知増幅器は、入力端を介して流れる電流を感知し、その結果による出力信号を発生させる。前記第１電流ミラーは、前記フラッシュメモリ装置内のメインセルアレイのビットラインと前記感知増幅器の入力端とに連結され、前記メインセルアレイのビットラインに流れる電流を前記感知増幅器の入力端にミラーリングする。前記第１反転回路は、前記メインセルアレイのビットラインに入力端が連結され、前記第１電流ミラーの電源供給端に出力端が連結される。前記第２電流ミラーは、前記フラッシュメモリ装置内の基準セルアレイのビットラインに連結され、前記基準セルアレイのビットラインに流れる電流をミラーリングする。前記第２反転回路は、前記基準セルアレイのビットラインに入力端が連結され、前記第２電流ミラーの電源供給端に出力端が連結される。前記第３電流ミラーは、前記第２電流ミラーによりミラーリングされた電流を再び前記感知増幅器の入力端にミラーリングする。

望ましくは、前記第１電流ミラーは、前記第１反転回路の出力端にソースが連結され、前記メインセルアレイのビットラインにドレイン及びゲートが共通連結される第１ＰＭＯＳトランジスタ、及び前記第１反転回路の出力端にソースが連結され、前記第１ＰＭＯＳトランジスタのゲートにゲートが連結され、前記感知増幅器の入力端にドレインが連結される第２ＰＭＯＳトランジスタを含んで構成される。

望ましくは、前記第２電流ミラーは、前記第２反転回路の出力端にソースが連結され、前記基準セルアレイのビットラインにドレイン及びゲートが共通連結される第１ＰＭＯＳトランジスタ、及び前記第２反転回路の出力端にソースが連結され、前記第１ＰＭＯＳトランジスタのゲートにゲートが連結され、第３電流ミラーにドレインが連結される第２ＰＭＯＳトランジスタを含んで構成される。

望ましくは、前記第３電流ミラーは、前記第２電流ミラーにドレインとゲートとが共通連結され、基準電圧にソースが連結される第１ＮＭＯＳトランジスタ、前記感知増幅器の入力端にドレインが連結され、前記第１ＮＭＯＳトランジスタのゲートにゲートが連結され、前記基準電圧にソースが連結される第２ＮＭＯＳトランジスタを含んで構成される。

本発明によるフラッシュメモリ装置の感知回路は、低い電源電圧で動作でき、低い電源電圧でも読出し速度を低下させずに、メモリセルストレスを減少させることができる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。

図１は、本発明の第１実施形態によるフラッシュメモリ装置の感知回路を示す回路図である。
図１を参照すると、本発明の第１実施形態による感知回路１５は、メインセルアレイ１１と基準セルアレイ１３とに連結され、メインセルアレイ１１のデータラインＤＬの電圧レベルと基準セルアレイ１３のデータラインＲＤＬの電圧レベルとを比較することによって、メインセルアレイ１１内の所定のメモリセルＭＣに保存されたデータを感知する。

メインセルアレイ１１は、ゲートにワードラインＷＬが連結され、ドレインにビットラインＢＬ１、ＢＬ２が連結される複数個のフラッシュメモリセルＭＣ及びデータラインＤＬとビットラインＢＬ１、ＢＬ２との間に連結され、カラム選択信号ＣＯＬ１、ＣＯＬ２により制御される複数個の選択トランジスタＮ１を含む。

基準セルアレイ１３は、ゲートに基準ワードラインＲＷＬが連結される基準メモリセルＲＭＣ及びデータラインＲＤＬと基準メモリセルＲＭＣのドレインとの間に連結され、基準カラム選択信号ＲＣＯＬにより制御される選択トランジスタＮ２を含む。
特に、本発明の第１実施形態による感知回路１５は、第１負荷素子Ｐ１、第１反転回路ＩＶ１、第２負荷素子Ｐ２、第２反転回路ＩＶ２、及び感知増幅器ＳＡを備える。

第１負荷素子Ｐ１は、メインセルアレイ１１のビットライン、すなわちデータラインＤＬに一端が連結される。第１反転回路ＩＶ１は、メインセルアレイ１１のデータラインＤＬに入力端が連結され、第１負荷素子Ｐ１の他端に出力端が連結される。

第２負荷素子Ｐ２は、基準セルアレイ１３のビットライン、すなわちデータラインＲＤＬに一端が連結される。第２反転回路ＩＶ２は、基準セルアレイ１３のデータラインＲＤＬに入力端が連結され、第２負荷素子Ｐ２の他端に出力端が連結される。

感知増幅器ＳＡは、メインセルアレイのデータラインＤＬに連結される第１入力端と基準セルアレイのデータラインＲＤＬに連結される第２入力端とを有する。感知増幅器ＳＡは、メインセルアレイのデータラインＤＬの電圧と基準セルアレイのデータラインＲＤＬの電圧とを比較し、その結果による出力信号ＳＡＯＵＴを発生させる。

ここで、第１負荷素子Ｐ１は、第１反転回路ＩＶ１の出力端にソースが連結され、メインセルアレイのデータラインＤＬにドレイン及びゲートが共通連結されるＰＭＯＳトランジスタで構成される。第１負荷素子Ｐ１は、第１反転回路ＩＶ１の出力端にドレイン及びゲートが共通連結され、メインセルアレイのデータラインＤＬにソースが連結されるＮＭＯＳトランジスタで構成されることもある。また第１負荷素子Ｐ１は、第１反転回路ＩＮ１の出力端にドレインが連結され、ゲートに一定の電圧が印加され、メインセルアレイのデータラインＤＬにソースが連結されるＮＭＯＳトランジスタで構成することもできる。

同様に、第２負荷素子Ｐ２は、第２反転回路ＩＶ２の出力端にソースが連結され、基準セルアレイのデータラインＲＤＬにドレイン及びゲートが共通連結されるＰＭＯＳトランジスタで構成される。第２負荷素子Ｐ２は、第２反転回路ＩＶ２の出力端にドレイン及びゲートが共通連結され、基準セルアレイのデータラインＲＤＬにソースが連結されるＮＭＯＳトランジスタで構成されることもある。また第２負荷素子Ｐ２は、第２反転回路ＩＶ２の出力端にドレインが連結され、ゲートに一定の電圧が印加され、基準セルアレイのデータラインＲＤＬにソースが連結されるＮＭＯＳトランジスタで構成されることもある。

第１反転回路ＩＶ１及び第２反転回路ＩＶ２は、１つのインバータで構成され、多様な形の論理回路で構成されることもある。感知増幅器ＳＡは、電圧感知増幅器形態（ｔｙｐｅ）であり、１ステージ以上の演算増幅器を含んで構成される。
前記第１実施形態による感知回路１５の動作をさらに詳細に説明すれば次の通りである。読出動作が始まれば、カラム選択信号ＣＯＬ１、ＣＯＬ２のうち、何れか１つがイネーブルされ、これによりビットラインＢＬ１、ＢＬ２のうち、何れか１つがデータラインＤＬに連結される。またワードラインＷＬがイネーブルされる。したがって、データラインＤＬの電圧レベルは、データラインＤＬに連結されるビットラインの電圧レベルと同一になる。

このような状態で第１反転回路ＩＶ１の出力電流が第１負荷素子Ｐ１を経てデータラインＤＬ側に供給されて、データラインＤＬの電圧レベルが上昇する。データラインＤＬの電圧レベルが第１反転回路ＩＶ１のロジックスレショルド電圧を超えれば、第１負荷素子Ｐ１を介して伝えられた第１反転回路ＩＶ１の出力電流は減少し、データラインＤＬの電圧レベルは、それ以上所定のレベル以上には上昇しない。
第２反転回路ＩＶ２と第２負荷素子Ｐ２も各々第１反転回路ＩＶ１と第１負荷素子Ｐ１と同一に動作し、よって基準セルアレイ１３のデータラインＲＤＬの電圧レベルもそれ以上所定のレベル以上には上昇しない。

このようなメモリセルアレイのデータラインＤＬ電圧についてのクランプ動作は、データラインＤＬ電圧、すなわちビットラインＢＬ電圧のスイング幅を狭める。同様に、基準セルアレイのデータラインＲＤＬ電圧についてのクランプ動作はデータラインＲＤＬ電圧のスイング幅を狭める。
その結果、低い電源電圧でも感知増幅器ＳＡがメモリセルＭＣに流れる電流を迅速に感知して、読出速度が向上し、またメモリセルＭＣに対するストレスも減少する。図２は、図１のフラッシュメモリ装置の読出タイミング図を示している。

図３は、本発明の第２実施形態によるフラッシュメモリ装置の感知回路を示す回路図である。
図３を参照すると、本発明の第２実施形態による感知回路３５はメインセルアレイ１１と基準セルアレイ１３とに連結され、メインセルアレイ１１のデータラインＤＬに流れる電流と基準セルアレイ１３のデータラインＲＤＬに流れる電流とを比較して、メインセルアレイ１１内の所定のメモリセルＭＣに保存されたデータを感知する。

メインセルアレイ１１と基準セルアレイ１３とは、図１に示された第１実施形態のものと同一である。
特に本発明の第２実施形態による感知回路３５は、感知増幅器ＳＡ、第１電流ミラーＣＭ１、第２電流ミラーＣＭ２、第３電流ミラーＣＭ３、第１反転回路ＩＶ３、及び第２反転回路ＩＶ４を備える。

感知増幅器ＳＡは、入力端を介して流れる電流を感知し、その結果による出力信号ＳＡＯＵＴを発生させる。第１電流ミラーＣＭ１は、メインセルアレイ１１のビットライン、すなわちデータラインＤＬと感知増幅器ＳＡの入力端とに連結され、メインセルアレイ１１のデータラインＤＬに流れる電流を感知増幅器ＳＡの入力端にミラーリングする。すなわち、第１電流ミラーＣＭ１により、メインセルアレイ１１のデータラインＤＬに流れる電流と同じ電流が感知増幅器ＳＡの入力端に流れる。第１反転回路ＩＶ３は、メインセルアレイ１１のデータラインＤＬに入力端が連結され、第１電流ミラーＣＭ１の電源供給端ＶＰ１に出力端が連結される。

第２電流ミラーＣＭ２は、基準セルアレイ１３のビットライン、すなわちデータラインＲＤＬに連結され、基準セルアレイ１３のデータラインＲＤＬに流れる電流をミラーリングする。すなわち、第２電流ミラーＣＭ２により、基準セルアレイ１３のデータラインＲＤＬに流れる電流と同じ電流がミラーリングされる。第２反転回路ＩＶ４は、基準セルアレイ１３のデータラインＲＤＬに入力端が連結され、第２電流ミラーＣＭ２の電源供給端ＶＰ２に出力端が連結される。

第３電流ミラーＣＭ３は、第２電流ミラーＣＭ２によりミラーリングされた電流、すなわち基準セルアレイ１３のデータラインＲＤＬに流れる電流と同じ量の電流を再び感知増幅器ＳＡの入力端にミラーリングする。したがって、最終的に感知増幅器ＳＡの入力端に流れる電流はメインセルアレイ１１のデータラインＤＬに流れる電流及び基準セルアレイ１３のデータラインＲＤＬに流れる電流と同一になる。感知増幅器ＳＡは、この電流を感知して、それによる出力電圧ＳＡＯＵＴを発生させる。

ここで、第１電流ミラーＣＭ１は、第１反転回路ＩＶ３の出力端にソースが連結され、メインセルアレイのデータラインＤＬにドレイン及びゲートが共通連結されるＰＭＯＳトランジスタＰ１１、及び第１反転回路ＩＶ３の出力端にソースが連結され、ＰＭＯＳトランジスタＰ１１のゲートにゲートが連結され、感知増幅器ＳＡの入力端にドレインが連結されるＰＭＯＳトランジスタＰ１２を含んで構成される。ＰＭＯＳトランジスタＰ１１は、図１に示された第１実施形態の第１負荷素子Ｐ１に該当する。

第２電流ミラーＣＭ２は、第２反転回路ＩＶ４の出力端にソースが連結され、基準セルアレイ１３のデータラインＲＤＬにドレイン及びゲートが共通連結されるＰＭＯＳトランジスタＰ２１、及び第２反転回路ＩＶ４の出力端にソースが連結され、ＰＭＯＳトランジスタＰ２１のゲートにゲートが連結され、第３電流ミラーＣＭ３にドレインが連結されるＰＭＯＳトランジスタＰ２２を含んで構成される。ＰＭＯＳトランジスタＰ２１は、図１に示された第１実施形態の第２負荷素子Ｐ２に該当する。

第３電流ミラーＣＭ３は、第２電流ミラーＣＭ２にドレインとゲートとが共通連結され、基準電圧にソースが連結されるＮＭＯＳトランジスタＮ１１、感知増幅器ＳＡの入力端にドレインが連結され、ＮＭＯＳトランジスタＮ１１のゲートにゲートが連結され、前記基準電圧にソースが連結されるＮＭＯＳトランジスタＮ１２を含んで構成される。
感知増幅器ＳＡは、電流感知増幅器の形態であり、１ステージ以上の単一入力増幅器を含んで構成される。

前記第２実施形態による感知回路３５の動作は、前記第１実施形態による感知回路１５の動作と類似しており、さらに詳細に説明すれば次の通りである。第１実施形態と同様に読出動作が始まれば、カラム選択信号ＣＯＬ１、ＣＯＬ２のうち、何れか１つがイネーブルされ、これによりビットラインＢＬ１、ＢＬ２のうち、１つがデータラインＤＬに連結される。また、ワードラインＷＬがイネーブルされる。したがって、データラインＤＬの電圧レベルは、データラインＤＬに連結されるビットラインの電圧レベルと同一である。

このような状態で、第１反転回路ＩＶ３の出力電流が第１電流ミラーＣＭ１内のＰＭＯＳトランジスタＰ１１を経てデータラインＤＬ側に供給されてデータラインＤＬの電圧レベルが上昇する。データラインＤＬの電圧レベルが第１反転回路ＩＶ３のロジックスレショルド電圧を超えれば、ＰＭＯＳトランジスタＰ１１を介して伝えられた第１反転回路ＩＶ３の出力電流は減少し、データラインＤＬの電圧レベルは、それ以上所定のレベル以上には上昇しない。

第２反転回路ＩＶ４と第２電流ミラーＣＭ２内のＰＭＯＳトランジスタＰ２１も各々第１反転回路ＩＶ３と第１電流ミラーＣＭ１内のＰＭＯＳトランジスタＰ１１と同一に動作し、よって基準セルアレイ１３のデータラインＲＤＬの電圧レベルもこれ以上所定のレベル以上には上昇しない。

このようなメモリセルアレイのデータラインＤＬ電圧に対するクランプ動作は、データラインＤＬ電圧、すなわち、ビットラインＢＬ電圧のスイング幅を狭める。同様に、基準セルアレイのデータラインＲＤＬの電圧に対するクランプ動作はデータラインＲＤＬ電圧のスイング幅を狭める。これにより、メモリセルアレイのデータラインＤＬに流れる電流も所定値にクランプされ、基準セルアレイのデータラインＲＤＬに流れる電流も所定値にクランプされる。
その結果、低い電源電圧でも感知増幅器ＳＡがメモリセルＭＣに保存されたデータを迅速に感知できるようになって読出速度が向上し、またメモリセルＭＣに対するストレスも減少する。

以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、それより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるべきである。

本発明は、低電圧高速フラッシュメモリ装置に用いられる。

本発明の第１実施形態によるフラッシュメモリ装置の感知回路を示す回路図である。 図１に示されたフラッシュメモリ装置の読出タイミング図である。 本発明の第２実施形態によるフラッシュメモリ装置の感知回路を示す回路図である。

符号の説明

１１ メインセルアレイ
１３ 基準セルアレイ
１５ 感知回路
ＢＬ１、ＢＬ２ ビットライン
ＣＯＬ１、ＣＯＬ２ カラム選択信号
ＤＬ メインセルアレイのデータライン
ＭＣ メモリセル
Ｎ１ 選択トランジスタ
Ｎ２ 選択トランジスタ
ＲＷＬ 基準ワードライン
ＲＭＣ 基準メモリセル
ＲＤＬ メインセルアレイのデータライン
ＲＣＯＬ 基準カラム選択信号
ＷＬ ワードライン

Claims (13)

1. メインセルアレイのビットラインに一端が連結される第１負荷素子と、
   前記メインセルアレイのビットラインに入力端が連結されて前記第１負荷素子の他端に出力端が連結される第１反転回路と、
   基準セルアレイのビットラインに一端が連結される第２負荷素子と、
   前記基準セルアレイのビットラインに入力端が連結されて前記第２負荷素子の他端に出力端が連結される第２反転回路と、
   前記メインセルアレイのビットラインの電圧と前記基準セルアレイのビットラインの電圧とを比較し、その結果による出力信号を発生させる感知増幅器と、を備えることを特徴とするフラッシュメモリ装置の感知回路。
2. 前記第１負荷素子は、
   前記第１反転回路の出力端にソースが連結され、前記メインセルアレイのビットラインにドレイン及びゲートが共通連結されるＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載のフラッシュメモリ装置の感知回路。
3. 前記第１負荷素子は、
   前記第１反転回路の出力端にドレイン及びゲートが共通連結され、前記メインセルアレイのビットラインにソースが連結されるＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載のフラッシュメモリ装置の感知回路。
4. 前記第１負荷素子は、
   前記第１反転回路の出力端にドレインが連結され、ゲートに一定の電圧が印加されて前記メインセルアレイのビットラインにソースが連結されるＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載のフラッシュメモリ装置の感知回路。
5. 前記第２負荷素子は、
   前記第２反転回路の出力端にソースが連結され、前記基準セルアレイのビットラインにドレイン及びゲートが共通連結されるＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載のフラッシュメモリ装置の感知回路。
6. 前記第２負荷素子は、
   前記第２反転回路の出力端にドレイン及びゲートが共通連結され、前記基準セルアレイのビットラインにソースが連結されるＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載のフラッシュメモリ装置の感知回路。
7. 前記第２負荷素子は、
   前記第２反転回路の出力端にドレインが連結され、ゲートに一定の電圧が印加されて前記基準セルアレイのビットラインにソースが連結されるＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載のフラッシュメモリ装置の感知回路。
8. 前記感知増幅器は、１ステージ以上の演算増幅器を含むことを特徴とする請求項１に記載のフラッシュメモリ装置の感知回路。
9. 入力端を介して流れる電流を感知し、その結果による出力信号を発生させる感知増幅器と、
   メインセルアレイのビットラインと前記感知増幅器の入力端とに連結され、前記メインセルアレイのビットラインに流れる電流を前記感知増幅器の入力端にミラーリングする第１電流ミラーと、
   前記メインセルアレイのビットラインに入力端が連結され、前記第１電流ミラーの電源供給端に出力端が連結される第１反転回路と、
   基準セルアレイのビットラインに連結され、前記基準セルアレイのビットラインに流れる電流をミラーリングする第２電流ミラーと、
   前記基準セルアレイのビットラインに入力端が連結され、前記第２電流ミラーの電源供給端に出力端が連結される第２反転回路と、
   前記第２電流ミラーによりミラーリングされた電流を再び前記感知増幅器の入力端にミラーリングする第３電流ミラーと、を備えることを特徴とするフラッシュメモリ装置の感知回路。
10. 前記第１電流ミラーは、
    前記第１反転回路の出力端にソースが連結され、前記メインセルアレイのビットラインにドレイン及びゲートが共通連結される第１ＰＭＯＳトランジスタと、
    前記第１反転回路の出力端にソースが連結され、前記第１ＰＭＯＳトランジスタのゲートにゲートが連結され、前記感知増幅器の入力端にドレインが連結される第２ＰＭＯＳトランジスタと、を備えることを特徴とする請求項９に記載のフラッシュメモリ装置の感知回路。
11. 前記第２電流ミラーは、
    前記第２反転回路の出力端にソースが連結され、前記基準セルアレイのビットラインにドレイン及びゲートが共通連結される第１ＰＭＯＳトランジスタと、
    前記第２反転回路の出力端にソースが連結され、前記第１ＰＭＯＳトランジスタのゲートにゲートが連結され、第３電流ミラーにドレインが連結される第２ＰＭＯＳトランジスタと、を備えることを特徴とする請求項９に記載のフラッシュメモリ装置の感知回路。
12. 前記第３電流ミラーは、
    前記第２電流ミラーにドレインとゲートとが共通連結され、基準電圧にソースが連結される第１ＮＭＯＳトランジスタと、
    前記感知増幅器の入力端にドレインが連結され、前記第１ＮＭＯＳトランジスタのゲートにゲートが連結され、前記基準電圧にソースが連結される第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項９に記載のフラッシュメモリ装置の感知回路。
13. 前記感知増幅器は、１ステージ以上の単一入力増幅器を含むことを特徴とする請求項９に記載のフラッシュメモリ装置の感知回路。

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