CN108133729B

CN108133729B - 一种位线地址选择电路及非易失性存储器

Info

Publication number: CN108133729B
Application number: CN201611092532.8A
Authority: CN
Inventors: 王韬
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2016-12-01
Filing date: 2016-12-01
Publication date: 2021-08-17
Anticipated expiration: 2036-12-01
Also published as: CN108133729A

Abstract

本发明提供一种位线地址选择电路及非易失性存储器，所述位线地址选择电路用于具有至少双存储体的非易失性存储器，包括比较放大器，还包括至少第一位线地址选择器和至少第二位线地址选择器，其中，所述第一位线地址选择器连接所述比较放大器的同相输入端和第一存储体，所述第二位线地址选择器连接所述比较放大器的反相输入端和第二存储体，所述第一位线地址选择器和所述比较放大器的同相输入端通过第一开关连接至参考电流，所述第二位线地址选择器和所述比较放大器的反相输入端通过第二开关连接至所述参考电流。本发明的位线地址选择电路利用非对称的Bank数据来抵消比较放大器的非对称，从而可取消传统YMUX中对Bank的选择级，只保留至少一个对位线的地址译码选择级，提高了位线预充电的速度，比较放大器输出的结果经过驱动放大后直接输出。

Description

一种位线地址选择电路及非易失性存储器

技术领域

本发明涉及存储器领域，具体而言涉及一种位线地址选择电路及非易失性存储器。

背景技术

现在，高速Flash已经成为客户消费需求的方向。Flash等非易失性存储器(NVM)的数据读取时间通常由四部分组成：地址译码、位线预充电、cell(位元)电流信号放大、数据比较并输出。其中，地址译码和数据比较并输出所用的时间占整体读取时间的比重较小，cell电流信号放大所用的时间受工艺的影响比较大，可进行优化的空间有限。因此，高速Flash的数据读取时间中，优化位线预充电的速度是很重要的一部分。

目前高速Flash的设计中，通常采用双Bank(存储体)的设计方法，读取其中一个Bank的地址时，另一个Bank作为参考存储体，这是一种有效抵消噪声干扰的设计方法。这种基于双Bank的设计，YMUX(位线地址选择器)采用多级设计，需要有一级专门用于选择哪个Bank是有效的，而YMUX的级数越多，则位线预充电的速度越慢。而数据比较输出的过程中，可能还需要对上下Bank的比较结果再做一次选择，导致存在一级逻辑延时。

因此，为了解决上述问题，有必要提出一种新型的位线地址选择电路及包含该电路的非易失性存储器，以提高数据读取速度。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种用于具有至少双存储体的非易失性存储器的位线地址选择电路，包括比较放大器，其特征在于，还包括至少第一位线地址选择器和至少第二位线地址选择器，其中，所述第一位线地址选择器连接所述比较放大器的同相输入端和所述非易失性存储器的第一存储体，所述第二位线地址选择器连接所述比较放大器的反相输入端和所述非易失性存储器的第二存储体，

所述第一位线地址选择器和所述比较放大器的同相输入端通过第一开关连接至参考电流，所述第二位线地址选择器和所述比较放大器的反相输入端通过第二开关连接至所述参考电流。

进一步地，所述第一存储体和所述第二存储体之一有效。

进一步地，当第一开关闭合，第二开关断开时，所述第一存储体有效；当所述第二开关闭合，所述第一开关断开时，所述第二存储体有效。

进一步地，所述第一位线地址选择器和所述第二位线地址选择器均连接使能信号。

在本发明的一个实施例中，所述位线地址选择电路还包括位线预充电模块，其中所述比较放大器的同相输入端和反相输入端均连接至所述位线预充电模块。

在本发明的一个实施例中，所述位线地址选择电路还包括缓冲器，所述缓冲器的输入端连接至所述比较放大器的输出端。

在本发明的一个实施例中，所述第一位线地址选择器包括第一PMOS管，所述第二位线地址选择器包括第二PMOS管，其中：

所述第一PMOS管的源极连接所述比较放大器的同相输入端，漏极连接所述第一存储体，

所述第二PMOS管的源极连接所述比较放大器的反相输入端，漏极连接所述第二存储体。

进一步地，所述第一PMOS管和所述第二PMOS管的栅极均连接使能信号，且当所述使能信号为低电平时，所述第一PMOS管和所述第二PMOS管有效。

在本发明的一个实施例中，所述第一PMOS管和所述第二PMOS管的源极均连接所述位线预充电模块。

根据本发明的另一方面还提供了一种具有至少双存储体的非易失性存储器，包括地址译码电路、位线地址选择电路、位元电流放大电路和数据比较输出电路，其中，所述位线地址选择电路包括比较放大器，其特征在于，所述位线地址选择电路还包括至少第一位线地址选择器和至少第二位线地址选择器，

其中，所述第一位线地址选择器连接所述比较放大器的同相输入端和所述非易失性存储器的第一存储体，所述第二位线地址选择器连接所述比较放大器的反相输入端和所述非易失性存储器的第二存储体，

本发明的位线地址选择电路利用非对称的Bank数据来抵消比较放大器的非对称，从而维持比较放大器的非对称性，因此数据比较输出时不需要再次根据Bank的有效位对比较的结果作额外的选择，从而可取消传统YMUX中对Bank的选择级，只保留至少一个对位线的地址译码选择级MUX(数据选择器)，提高了位线预充电的速度，比较放大器输出的结果经过驱动放大后直接输出。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了用于目前的非易失性存储器的位线地址选择电路的示意性电路图；

图2示出了图1中的位线地址选择电路在Bank A有效时的工作原理图；

图3示出了图1中的位线地址选择电路在Bank B有效时的工作原理图；

图4示出了根据本发明的一个实施例的、用于非易失性存储器的位线地址选择电路的示意性电路图；

图5示出了图4中的位线地址选择电路在Bank A有效时的工作原理示意图；

图6示出了图4中的位线地址选择电路在Bank B有效时的工作原理示意图；

图7示出了根据本发明的实施例的、图4所示位线地址选择电路中Bank A和Bank B中数据写入和读出过程的真值表；以及

图8示出了位线地址选择电路各信号电压随时间变化的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

为了更好地理解本发明，下面结合图1简单介绍传统的位线地址选择器YMUX的多级设计。

如图1示出了用于目前的非易失性存储器的位线地址选择电路的示意性电路结构图，其中的位线地址选择器YMUX为多级设计，其包括一级专用于选择双Bank(存储体)中的哪个Bank有效以及至少一级用于选择位线。在图1中，仅示意性示出了位线地址选择器YMUX包括级I，其用于选择双Bank中的哪个存储体有效，以及级II，其用于选择位线。

具体地，级I示意性地包括四个PMOS管，分别为M11、M12、M13和M14，其中，M11、M12、M13和M14的源极连接位线预充电模块，所述位线预充电模块的输入端输入预充电信号(在图1中示出为PCHEN)；M11和M13的源极连接比较放大器SA的同相输入端，M12和M14的源极连接比较放大器SA的反相输入端，比较放大器SA的同相输入端连接参考电流(在图1中示出为Iref)；M11和M14的栅极连接Bank A的使能信号Enb_A，M12和M13的栅极连接Bank B的使能信号Enb_B。

级II示意性地包括两个PMOS管，分别为M15和M16。其中，M11和M12的漏极均连接M15的源极，M13和M14的漏极均连接M16的源极，M15和M16的栅极分别连接位线选择使能信号Enb_addr，M15的漏极连接Bank A，M16的漏极连接Bank B。

图2示出了图1中的位线地址选择电路在Bank A有效时的工作原理图。如图2所示，当使能信号Enb_A为低电平(例如为地电压)，使能信号Enb_B为高电平(例如为1.8V)且位线选择使能信号Enb_addr为低电平(例如为地电压)时，M11、M14、M15和M16导通，M12和M13截止，此时Bank A有效。

图3示出了图1中的位线地址选择电路在Bank B有效时的工作原理图。如图3所示，当使能信号Enb_A为高电平(例如为1.8V)，使能信号Enb_B为低电平(例如为地电压)且位线选择使能信号Enb_addr为低电平(例如为地电压)时，M12、M13、M15和M16导通，M11和M14截止，此时Bank B有效。

也即，当位线选择使能信号Enb_addr为低电平时，若Bank A的使能信号为低电平，Bank B的使能信号为高电平，则Bank A有效；若Bank B的使能信号为低电平，Bank A的使能信号为高电平，则Bank B有效。

由此可知，双Bank设计中两个Bank是对称的，但是比较放大器SA是非对称的，因此需要增加额外的一级专用于选择双Bank中的哪个Bank有效的电路来弥补比较放大器的非对称性，这导致额外的逻辑延时，增加整体的读取时间。

另外，由于PMOS管的源极电压至少要高于其开启电压Vtpmos，PMOS管才会导通，所以对于位线的预充电过程，先要使位线地址选择器YMUX自身导通之后才能有效开始对位线的预充电，从而制约了位线预充电的速度。

为了解决上述问题，本发明提供了用于具有至少双存储体的非易失性存储器的位线地址选择电路，包括比较放大器，其特征在于，还包括至少第一位线地址选择器和至少第二位线地址选择器，其中，所述第一位线地址选择器连接所述比较放大器的同相输入端和所述非易失性存储器的第一存储体，所述第二位线地址选择器连接所述比较放大器的反相输入端和所述非易失性存储器的第二存储体，

其中，所述第一存储体和所述第二存储体之一有效。具体地，当第一开关闭合，第二开关断开时，所述第一存储体有效；当所述第二开关闭合，所述第一开关断开时，所述第二存储体有效。

本发明的位线地址选择电路还包括位线预充电模块，其中所述第一位线地址选择器和所述第二位线地址选择器均连接至所述位线预充电模块。

本发明的位线地址选择电路还包括缓冲器，所述缓冲器的输入端连接至所述比较放大器的输出端。

本发明的位线地址选择电路，参考电流改成对称设计，如果选择的是Bank A，那么参考电流流入Bank A，如果选择的是Bank B，那么参考电流流入Bank B。其中比较放大器的同相输入端固定地连接到Bank A，Bank A中的数据原样写入，也就是写入0，读出0，写入1，读出1；而比较放大器的负输入端固定地连接到Bank B，Bank B中的数据反样写入，也就是写入0，读出1，写入1，读出0。这样，在进行编程时，利用Bank的地址来对写入Bank的数据做校验，对Bank B的数据在写入时作取反的逻辑操作，从而保证最终的数据写入与读出是一致的。

本发明的位线地址选择电路利用非对称的Bank数据来抵消比较放大器的非对称，从而维持比较放大器的非对称性，因此数据比较输出时不需要再次根据Bank的有效位对比较的结果作额外的选择，从而可取消传统YMUX中对Bank的选择级，只保留至少一个对位线的地址译码选择级MUX(数据选择器)，比较放大器输出的结果经过驱动放大后直接输出，提高了位线预充电的速度。

图4示出了根据本发明的一个实施例的、用于非易失性存储器的位线地址选择电路的示意性电路图，其中所述非易失性存储器具有两个存储体(Bank)。在该实施例中，位线地址选择电路中的位线地址选择器示出为PMOS管，但应理解的是，位线地址选择器作为传输门，可以用多种元件实现，例如PMOS管、NMOS管和CMOS管等。当采用不同的元件实现位线地址选择器时，使能信号的有效电平也随之不同。例如，当采用PMOS管时，使能信号为低电平时有效；当采用NMOS管时，使能信号为高电平时有效。本发明的实施例仅是示例性的，其并不意图对本发明进行限制，而是意图包括根据本发明的概念的最广阔的范围。

如图4所示，位线地址选择电路400包括比较放大器410、位线预充电模块420以及两个PMOS管M41和M42。其中，PMOS管M41的源极连接比较放大器410的同相输入端(图4中示出其输入信号为SAP)，漏极连接Bank A，PMOS管M42的源极连接比较放大器410的反相输入端(图4中示出其输入信号为SAN)，漏极连接Bank B，PMOS管M41和PMOS管M42的栅极均连接使能信号(在图4中示出为Enb_A)。

进一步地，PMOS管M41和比较放大器410的同相输入端通过第一开关S1连接至参考电流(在图4中示出为Iref)，PMOS管M42和比较放大器410的反相输入端通过第二开关S2连接至上述参考电流Iref。这样，通过开关S1和S2的闭合、断开情况可选择Bank A或Bank B有效。

进一步地，M41和M42的源极均连接至位线预充电模块420，比较放大器410的同相输入端和反相输入端也连接至位线预充电模块420，位线预充电模块420的输入端连接预充电控制信号(图4中示出为PCHEN)，比较放大器410的同相输入端连接参考电流(图4中示出为Iref)。

在一个实施例中，位线地址选择电路400还包括缓冲器430，所述缓冲器430的输入端连接至比较放大器410的输出端，用于接收来自比较放大器410的经放大的电流信号，缓冲器430的输出端连接至非易失性存储器的其他电路，用于向该其他电路输出读取的数据。

图5示出了图4中的位线地址选择电路在Bank A有效时的工作原理示意图。如图5所示，当使能信号Enb_A为低电平(例如为地电压)，且第一开关S1闭合、第二开关S2断开时，Bank A有效时，Bank B无效。

图6示出了图4中的位线地址选择电路在Bank B有效时的工作原理示意图。如图6所示，当使能信号Enb_A为低电平(例如为地电压)，且第二开关S2闭合、第一开关S1断开时，Bank B有效，Bank A无效。

图7示出了根据本发明的实施例的、图4所示位线地址选择电路中Bank A和Bank B中数据写入和读出过程的真值表。

如图7所示，在写入数据时，原始数据0写入Bank A时，与地址＝0作异或，则存储状态不变仍为0；原始数据1写入Bank A时，与地址＝0作异或，则存储状态不变仍为1。而原始数据0写入Bank B时，与地址＝1作异或，则存储状态取反后为1；原始数据1写入Bank B时，与地址＝1作异或，则存储状态取反后为0。

在读出数据时，存储状态为0的数据读出Bank A时，与地址＝0作异或，则读出数据0；存储状态为1的数据读出Bank A时，与地址＝0作异或，则读出数据1。而存储状态为0的数据读出Bank B时，与地址＝1作异或，则读出数据1；存储状态为1的数据读出Bank B时，与地址＝1作异或，则读出数据0。

由此可知，由于在此实施例中，Bank A固定地连接到比较放大器的同相输入端，Bank B固定地连接到比较放大器的反相输入端，假设Bank A的地址选择位＝0，Bank B的地址选择位＝1，结果是，Bank A中的数据原样写入存储器，原样读出存储器；Bank B中的数据取反后写入存储器，读出存储器时取反。这样在进行编程(写操作)时，利用Bank的地址位来对写入Bank的数据做校验，对Bank的数据在写入时作异或的逻辑操作(如下所示)，从而保证最终的数据写入与读出是一致的。

如果Bank地址＝0，数据与0作异或，数据不变；

如果Bank地址＝1，数据与1作异或，数据取反。

由于比较放大器维持了其非对称性，Bank B中的数据被取反后写入，因此数据比较输出时不需要再次根据Bank的有效位对比较的结果进行额外的选择，比较放大器输出的结果经过驱动放大后直接输出，从而减少了不必要的逻辑延时。

如图8所示为位线地址选择电路各信号电压随时间变化的示意图。其中，图a为图1中位线地址选择电路各信号电压随时间变化的示意图，图b为根据图4中本发明的实施例的位线地址选择电路各信号电压随时间变化的示意图。

具体地，由于图1中的位线地址选择器包括用于选择有效Bank的级I，则图a中，0到t1时间用于选择哪个Bank有效，t1到t2时间用于选择位线的有效地址，即0到t2时间对于位线预充电是无效的等待时间。图b中，由于取消了位线地址选择器YMUX中对Bank的选择级，0到tb时间直接用于选择位线的有效地址，则tb到t2时间即为位线预充电所节约的时间，即速度提升的部分。

可见，本发明的位线地址选择电路，当输入信号SAP和SAE施加到PMOS管的源极时，由于取消了位线地址选择器YMUX中对Bank的选择级，输入信号直接作用于位线地址译码选择级MUX，节约了从开始施加信号到Bank选择级的动作时间。

根据本发明的另一实施例，提供了一种非易失性存储器，其包括地址译码电路、位元电流信号放大电路、数据比较及输出电路以及位线预充电电路。其中，所述位线预充电电路包括上述实施例中的位线预充电电路，其具体结构参见上述实施例，在此不再赘述。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种位线地址选择电路，用于具有至少双存储体的非易失性存储器，包括比较放大器，其特征在于，还包括至少第一位线地址选择器和至少第二位线地址选择器，其中，所述第一位线地址选择器连接所述比较放大器的同相输入端和所述非易失性存储器的第一存储体，所述第二位线地址选择器连接所述比较放大器的反相输入端和所述非易失性存储器的第二存储体，

所述第一位线地址选择器和所述比较放大器的同相输入端通过第一开关连接至参考电流，所述第二位线地址选择器和所述比较放大器的反相输入端通过第二开关连接至所述参考电流，

其中写入所述第一存储体的数据的存储状态不变，写入所述第二存储体的数据的存储状态取反，从而使得数据在写入与读出每个存储体时的状态是一致的。

2.如权利要求1所述的位线地址选择电路，其特征在于，所述第一存储体和所述第二存储体之一有效。

3.如权利要求2所述的位线地址选择电路，其特征在于，当第一开关闭合，第二开关断开时，所述第一存储体有效；当所述第二开关闭合，所述第一开关断开时，所述第二存储体有效。

4.如权利要求1所述的位线地址选择电路，其特征在于，所述第一位线地址选择器和所述第二位线地址选择器均连接使能信号。

5.如权利要求1所述的位线地址选择电路，其特征在于，所述位线地址选择电路还包括位线预充电模块，其中所述比较放大器的同相输入端和反相输入端均连接至所述位线预充电模块。

6.如权利要求1所述的位线地址选择电路，其特征在于，所述位线地址选择电路还包括缓冲器，所述缓冲器的输入端连接至所述比较放大器的输出端。

7.如权利要求1所述的位线地址选择电路，其特征在于，所述第一位线地址选择器包括第一PMOS管，所述第二位线地址选择器包括第二PMOS管，其中：

8.如权利要求7所述的位线地址选择电路，其特征在于，所述第一PMOS管和所述第二PMOS管的栅极均连接使能信号，且当所述使能信号为低电平时，所述第一PMOS管和所述第二PMOS管有效。

9.如权利要求7所述的位线地址选择电路，其特征在于，所述第一PMOS管和所述第二PMOS管的源极均连接所述位线预充电模块。

10.一种非易失性存储器，具有至少双存储体，包括地址译码电路、位线地址选择电路、位元电流放大电路和数据比较输出电路，其中，所述位线地址选择电路包括比较放大器，其特征在于，所述位线地址选择电路还包括至少第一位线地址选择器和至少第二位线地址选择器，

11.如权利要求10所述的非易失性存储器，其特征在于，当第一开关闭合，第二开关断开时，所述第一存储体有效；当所述第二开关闭合，所述第一开关断开时，所述第二存储体有效。

12.如权利要求11所述的非易失性存储器，其特征在于，所述位线地址选择电路还包括位线预充电模块，其中所述比较放大器的同相输入端和反相输入端均连接至所述位线预充电模块。