CN110660416A - 存储装置及其写入驱动器和操作方法 - Google Patents

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CN110660416A CN201910293180.XA CN201910293180A CN110660416A CN 110660416 A CN110660416 A CN 110660416A CN 201910293180 A CN201910293180 A CN 201910293180A CN 110660416 A CN110660416 A CN 110660416A
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Abstract

本发明的实施例描述了各个示例性存储装置。各个示例性存储装置可以选择各个控制线以将来自一个或多个存储单元的电子数据读取到数据线上和/或将来自这些数据线的电子数据写入一个或多个存储单元中。在一些情况下，在各个示例性存储装置将电子数据写入一个或多个存储单元之前，将这些数据线充电(也称为预充电)至第一逻辑值，诸如逻辑1。在这些数据线的预充电期间，各个示例性存储装置将这些数据线与这些示例性存储装置内的专用电路电隔离。该专用电路(也称为写入驱动器)在写入操作模式期间将电子数据写入这些数据线，以存储到一个或多个存储单元中。本发明的实施例还描述了存储装置的写入驱动器及其操作方法。

Description

存储装置及其写入驱动器和操作方法
技术领域
本发明的实施例总体涉及电子电路领域，更具体地，涉及存储装置及其写入驱动器和操作方法。
背景技术
存储装置是用于读取和/或写入电子数据的电子器件。存储装置包括存储单元阵列，存储单元可以实现为易失性存储单元(诸如随机存取存储器(RAM)单元)，需要电力来维持其存储的信息，或非易失性存储单元(诸如只读存储器(ROM)单元)，即使在未通电时也可以保持其存储的信息。可以从存储单元阵列读取电子数据和/或将电子数据写入存储单元阵列，可以通过各个控制线来选择存储单元。由存储装置实施的两个基本操作是“读取”，在该操作中，读出存储在存储单元阵列中的电子数据，以及“写入”，在该操作中，将电子数据写入存储单元阵列。在该写入操作模式期间，存储装置对存储单元阵列的各个控制线充电(也称为预充电)以将数据写入存储单元阵列。然而，在一些情况下，在将数据写入存储单元阵列之前，存储装置内的一个或多个不期望的泄漏路径可能过早地对存储单元阵列的各个控制线进行放电。在这些情况下，一个或多个不期望的泄漏路径会不期望地改变正在被写入存储单元阵列的数据。通常，存储装置需要使用更多功率和/或更慢速度来操作以弥补一个或多个不期望的泄漏路径。
发明内容
根据本发明的一个方面，提供了一种存储装置，包括：存储单元；以及写入驱动器，被配置为：在写入操作模式的预充电阶段期间与所述存储单元隔离，其中，所述存储装置在所述写入操作模式的预充电阶段期间将所述存储单元和所述写入驱动器之间的数据线充电至逻辑值，和在所述写入操作模式的写入阶段期间连接至所述存储单元，所述写入驱动器还被配置为在所述写入操作模式的写入阶段期间将数据写入所述存储单元。
根据本发明的另一个方面，提供了一种用于存储装置的写入驱动器，所述写入驱动器包括：写入电路，被配置为在写入操作模式的写入阶段期间将数据写入存储单元；以及隔离电路，被配置为：在所述写入操作模式的预充电阶段期间将所述写入电路与工作电压源隔离，以将所述写入电路与所述存储单元隔离，其中，所述存储装置被配置为在所述写入操作模式的预充电阶段期间将所述存储单元和所述写入驱动器之间的数据线充电至逻辑值；和在所述写入操作模式的写入阶段期间将所述写入电路连接至所述工作电压源，以将所述写入电路连接至所述存储单元。
根据本发明的又一个方面，提供了一种用于操作存储装置的方法，所述方法包括：在写入操作模式的预充电阶段期间通过所述存储装置将写入驱动器与存储单元和所述写入驱动器之间的数据线隔离；在所述写入操作模式的预充电阶段期间通过所述存储装置将所述数据线充电至逻辑值；在所述写入操作模式的写入阶段期间通过所述存储装置将所述写入驱动器连接至所述数据线；以及在所述写入操作模式的写入阶段期间通过所述存储装置将数据从所述写入驱动器写入所述存储单元。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的示例性实施例的示例性存储装置的框图；
图2示出了根据本发明的示例性实施例的可以在示例性存储装置内的实现的第一示例性写入驱动器的框图；
图3以图形方式示出了根据本发明的示例性实施例的第一示例性写入驱动器的示例性操作；
图4示出了根据本发明的示例性实施例的可以在示例性存储装置内实现的第二示例性写入驱动器的框图；
图5以图形方式示出了根据本发明的示例性实施例的第一示例性写入驱动器的示例性操作；以及
图6示出了根据本发明的示例性实施例的用于示例性存储装置的示例性操作的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复本身不指示所讨论的各个实施例和/或配置之间的关系。
概述
本发明描述了各个示例性存储装置，其可以编程为在写入操作模式下将电子数据写入一个或多个存储单元中和/或在读取操作模式下从一个或多个存储单元读取电子数据。各个示例性存储装置可以选择各个控制线以将来自一个或多个存储单元的电子数据读取到数据线上和/或将来自这些数据线的电子数据写入一个或多个存储单元中。在一些情况下，在各个示例性存储装置将电子数据写入一个或多个存储单元之前，将这些数据线充电(也称为预充电)至第一逻辑值，诸如逻辑1。在这些数据线的预充电期间，各个示例性存储装置将这些数据线与这些示例性存储装置内的专用电路电隔离。该专用电路(也称为写入驱动器)在写入操作模式期间将电子数据写入这些数据线，以存储到一个或多个存储单元中。
示例性存储装置
图1示出了根据本发明的示例性实施例的示例性存储装置的框图。存储装置100可以编程为在写入操作模式下将电子数据写入一个或多个存储单元中和/或在读取操作模式下从一个或多个存储单元读取电子数据。在图1示出的示例性实施例中，存储装置100可以实现为易失性存储装置(诸如提供为实例的随机存取存储器(RAM)装置)，需要电力来维持电子数据，或非易失性存储装置(诸如提供为实例的只读存储器(ROM)装置)，即使在没有供电时也可以保持电子数据。RAM装置可以以作为一些实例的动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和/或非易失性随机存取存储器(NVRAM)(通常称为闪存)的配置来实现。ROM装置可以以作为一些实例的可编程只读存储器(PROM)、一次性可编程ROM(OTP)、可擦除可编程只读存储器(EPROM)和/或电可擦除可编程只读存储器(EEPROM)的配置来实现。如下面将进一步详细描述的，存储装置100可以选择各个控制线以将来自一个或多个存储单元的电子数据读取到数据线上和/或将来自这些控制线的电子数据写入一个或多个存储单元中。在一些情况下，在存储装置100将电子数据写入一个或多个存储单元之前，将这些数据线充电(也称为预充电)至第一逻辑值，诸如逻辑1。在数据线的预充电期间，存储装置100将这些数据线与存储装置100内的专用电路电隔离，如下面进一步详细描述的。该专用电路(也称为写入驱动器)在写入操作模式期间将电子数据写入到这些数据线上，以存储到一个或多个存储单元中。在图1中示出的示例性实施例中，存储装置100包括存储器阵列102和写入驱动器104。
虽然下面对存储装置100的讨论描述了存储装置100在写入操作模式期间将数据写入存储器阵列102中的操作，但是相关领域的技术人员将意识到存储装置100可以包括另一专用电路，称为感测放大器，以在读取操作模式期间从存储器阵列102读取电子数据。在读取操作模式下，存储器阵列102和感测放大器(未在图1中示出)的操作是公知的，并且将不再进一步详细描述。此外，虽然未在图1中示出，但是存储装置100可以包括其它电子电路，诸如提供为一些实例的行地址解码器和/或列地址解码器，这对于相关领域的技术人员是显而易见的，而不脱离本发明的精神和范围。
在图1中示出的示例性实施例中，存储器阵列102包括存储单元106.1.1至106.m.n，其被配置为m列和n行的阵列。然而，在不脱离本发明的精神和范围的情况下，用于存储单元106.1.1至106.m.n的其它布置是可能的。在图1中示出的示例性实施例中，存储单元106.1.1至106.m.n连接至WL108.1至108.n中的相应字线(WL)以及BL 110.1至110.m中的相应位线(BL)。在示例性实施例中，BL 110.1至110.m包括BL 110.1至110.m和
Figure BDA0002025584170000051
至
Figure BDA0002025584170000052
其中，至
Figure BDA0002025584170000054
表示BL 110.1至110.m的补值。在示例性实施例中，存储器阵列102的m列的每列中的存储单元106.1.1至106.m.n共享BL 110.1至110.m中的公共BL。类似地，存储器阵列102的n行的每行中的存储单元106.1.1至106.m.n共享WL 108.1至108.n中的公共WL。例如，如图1所示，存储器阵列102的第一行的存储单元106.1.1至106.m.1共享WL 108.1，并且存储器阵列102的列m的存储单元106.m.1至106.m.n共享BL110.m。
写入驱动器104在写入操作模式下将电子数据(例如，第一逻辑值，诸如逻辑1，或第二逻辑值，诸如逻辑0)写入到BL 110.1至110.m上，以存储到存储单元106.1.1至106.m.n中的一个或多个存储单元中。在图1中示出的示例性实施例中，在写入操作模式下，存储装置100使WL 108.1至108.n中相应的WL有效，以从存储单元106.1.1至106.m.n中选择存储单元行。此后，存储装置100将BL 110.1至110.m和/或
Figure BDA0002025584170000055
至
Figure BDA0002025584170000056
充电(也称为预充电)至第一逻辑值，诸如逻辑1。在写入操作模式的该预充电阶段中，写入驱动器104与BL110.1至110.m和/或
Figure BDA0002025584170000057
至
Figure BDA0002025584170000058
电隔离。换句话说，存储装置100有效地在写入驱动器104和BL 110.1至110.m和/或
Figure BDA0002025584170000059
至
Figure BDA00020255841700000510
之间提供高阻抗(Hi-Z)路径。在示例性实施例中，该高阻抗路径的阻抗可以是兆欧(MΩ)的量级；然而，相关领域的技术人员将意识到，在不脱离本发明的精神和范围的情况下，对于该高阻抗路径，其它阻抗是可能的。该高阻抗(Hi-Z)路径有效地防止了BL 110.1至110.m和/或
Figure BDA00020255841700000511
至
Figure BDA00020255841700000512
与写入驱动器104之间的一个或多个不期望的泄漏路径。这使得与存在一个或多个不期望的泄漏路径的情况相比，存储装置100使用更少的功率和/或更高的速度来操作。
在将BL 110.1至110.m和/或
Figure BDA0002025584170000061
至
Figure BDA0002025584170000062
充分预充电之后，写入驱动器104电连接至BL 110.1至110.m和/或至
Figure BDA0002025584170000064
以允许写入驱动器104在写入操作模式下将电子数据写入到BL 110.1至110.m和/或
Figure BDA0002025584170000065
至
Figure BDA0002025584170000066
上以存储到存储单元行中。换句话说，存储装置100有效地在写入驱动器104和BL 110.1至110.m和/或
Figure BDA0002025584170000067
至
Figure BDA0002025584170000068
之间提供低阻抗(低-Z)路径以允许写入驱动器104将电子数据写入存储单元行中。在示例性实施例中，该低阻抗路径的阻抗可以是欧姆(Ω)的量级；然而，相关领域的技术人员将意识到，在不脱离本发明的精神和范围的情况下，对于该低阻抗路径，其它阻抗是可能的。
可以在示例性存储装置中实现的第一示例性写入驱动器
图2示出了根据本发明的示例性实施例的可以在示例性存储装置内实现的第一示例性写入驱动器的框图。在写入操作模式下，写入驱动器200将电子数据(例如，第一逻辑值(诸如逻辑1)或第二逻辑值(诸如逻辑0))写入存储器阵列的存储单元中的存储单元(诸如提供为实例的存储器阵列102的存储单元106.1.1至106.m.n中的一个)。如下面将进一步详细描述的，写入驱动器200将电子数据分别写入到对应于存储单元的位线(BL)250和
Figure BDA0002025584170000069
252(诸如BL 110.1至110.m中的一个和
Figure BDA00020255841700000610
至
Figure BDA00020255841700000611
中的一个)上。在写入驱动器200写入电子数据之前，将BL 250和
Figure BDA00020255841700000612
252充电(也称为预充电)至第一逻辑值，诸如逻辑1。在写入操作模式的该预充电阶段中，写入驱动器200与BL 250和252电隔离，如下面进一步详细描述的。在图2中示出的示例性实施例中，写入驱动器200包括逻辑电路202、存储单元选择电路204、隔离电路206和写入电路208。写入驱动器200可以表示如上面在图1中描述的写入驱动器104的示例性实施例。
逻辑电路202将写入驱动器200配置为在写入操作模式下操作，以分别将数据254和
Figure BDA00020255841700000614
256写入BL 250和
Figure BDA00020255841700000615
252。在图2中示出的示例性实施例中，数据254表示
Figure BDA00020255841700000616
256的补值。如图2中示出的，逻辑电路202包括逻辑NOR门U1至U3；然而，相关领域的技术人员将意识到，在不脱离本发明的精神和范围的情况下，可以可选地利用其它逻辑门，诸如提供为一些实例的一个或多个逻辑AND门、一个或多个逻辑OR门、一个或多个逻辑INVERTER门、一个或多个逻辑NAND门、一个或多个逻辑XOR门或它们的任何组合。在图2中示出的示例性实施例中，使选择控制信号258有效，例如，设置为第二逻辑值，诸如逻辑0，以选择存储单元。此外，响应于在写入操作模式的预充电阶段期间选择控制信号258有效，将BL250和
Figure BDA0002025584170000071
252充电(也称为预充电)至第一逻辑值，诸如逻辑1。类似地，使写入使能控制信号260有效，例如，设置为第二逻辑值，诸如逻辑0，以启用写入操作模式。否则，使写入使能控制信号260无效，例如，设置为第一逻辑值，诸如逻辑1，以禁用写入操作模式。如图2所示，当选择控制信号258和写入使能控制信号260有效，即设置为第二逻辑值，诸如逻辑0时，逻辑NOR门U1提供第一逻辑值，诸如逻辑1。如图2中示出的，使时钟信号262有效，例如，设置为第二逻辑值，诸如逻辑0，以将数据254和
Figure BDA0002025584170000072
256传送至写入电路208。在图2中示出的示例性实施例中，如图2中示出的，响应于时钟信号262处于第二逻辑值(诸如逻辑0)，逻辑NOR门U2向电路节点A2提供数据254的补值。如图2中示出的，响应于时钟信号262处于第二逻辑值(诸如逻辑0)，逻辑NOR门U3类似地向电路节点A1提供
Figure BDA0002025584170000073
256的补值。
选择电路204选择性地将写入电路208连接至BL 250和
Figure BDA0002025584170000074
252，以允许写入电路208在写入操作模式下将电子数据写入到BL 250和
Figure BDA0002025584170000075
252上，以存储到存储单元中。在图2中示出的示例性实施例中，选择电路204包括n型金属氧化物半导体场效应(NMOS)晶体管N1和N2。如图2中示出的，响应于逻辑NOR门U1提供第一逻辑值(诸如逻辑1)，即当选择控制信号258和写入使能控制信号260有效，即设置为第二逻辑值，诸如逻辑0时，NMOS晶体管N1选择性地将写入电路208连接至BL 250。响应于逻辑NOR门U1提供第一逻辑值(诸如逻辑1)，即当选择控制信号258和写入使能控制信号260有效，即设置为第二逻辑值，诸如逻辑0时，NMOS晶体管N2类似地选择性地将写入电路208连接至
Figure BDA0002025584170000076
252。
在写入操作模式的预充电阶段期间，隔离电路206使写入电路208与BL 250和
Figure BDA0002025584170000077
252电隔离。如上所述，在该写入操作模式的预充电阶段期间，将BL 250和
Figure BDA0002025584170000081
252预充电至第一逻辑值，诸如逻辑1。换句话说，隔离电路206有效地使得在如上所述的写入操作模式的预充电阶段期间在写入电路208与BL 250和
Figure BDA0002025584170000082
252之间形成高阻抗(Hi-Z)路径。此后，隔离电路206使写入电路208电连接至BL 250和
Figure BDA0002025584170000083
252，以允许写入电路208在写入操作模式下分别将数据254和
Figure BDA0002025584170000084
256写入BL 250和
Figure BDA0002025584170000085
252，以存储到存储单元中。换句话说，隔离电路206有效地使得低阻抗(低-Z)路径形成在写入电路208与BL 250和
Figure BDA0002025584170000086
252之间，如上所述。在图2中示出的示例性实施例中，隔离电路206包括p型金属氧化物半导体场效应(PMOS)晶体管P1和P2。如图2中示出的，当写入使能控制信号260有效，即，设置为第二逻辑值(诸如逻辑0)时，PMOS晶体管P1和PMOS晶体管P2将工作电压源VDD电连接至写入电路208。在这种情况下，如上所述，在写入电路208与BL 250和
Figure BDA0002025584170000087
252之间形成低阻抗(低-Z)路径。否则，当写入使能控制信号260无效，即，设置为第一逻辑值，诸如逻辑1时，PMOS晶体管P1和PMOS晶体管P2将工作电压源VDD与写入电路208电隔离。在这种情况下，如上所述，在写入电路208与BL250和
Figure BDA0002025584170000088
252之间形成高阻抗(Hi-Z)路径。
在写入操作模式下，写入电路208分别将数据254和
Figure BDA0002025584170000089
256写入BL250和
Figure BDA00020255841700000810
252，以存储到存储单元中。如图2中示出的，写入电路208包括具有PMOS晶体管P3和NMOS晶体管N3的第一INVERTER电路和具有PMOS晶体管P4和NMOS晶体管N4的第二INVERTER电路。如上所述，在写入操作模式的预充电阶段期间，将BL 250和
Figure BDA00020255841700000811
252预充电至第一逻辑值，诸如逻辑1。在该写入操作模式的预充电阶段期间，隔离电路206将工作电压源VDD与第一INVERTER电路和第二INVERTER电路电隔离。换句话说，隔离电路206在写入操作模式的预充电阶段期间不向第一INVERTER电路和第二INVERTER电路提供工作电压源VDD。因此，如图2中示出的电路节点A3和电路节点A4的特征在于是浮置电路节点，以在写入电路208与BL 250和252之间形成高阻抗(Hi-Z)路径。在示例性实施例中，当作为浮置电路节点工作时，电路节点A3和电路节点A4可以考虑为保持在之前写入操作模式下通过写入电路208之前分别写入BL250和
Figure BDA0002025584170000091
252的之前的数据254和之前的
Figure BDA0002025584170000092
256。
当写入使能控制信号260有效，即设置为第二逻辑值，诸如逻辑0时，指示数据254和256将分别被写入BL 250和
Figure BDA0002025584170000094
252，在写入操作模式的写入阶段期间，隔离电路206将工作电压源VDD电连接至第一INVERTER电路和第二INVERTER电路。换句话说，在写入操作模式的写入阶段期间，隔离电路206向第一INVERTER电路和第二INVERTER电路提供工作电压源VDD。因此，如图2中示出的电路节点A3和电路节点A4的特征在于不再是浮置电路节点，并且在写入电路208与BL 250和
Figure BDA0002025584170000095
252之间形成低阻抗(低-Z)路径。在这种情况下，第一INVERTER电路对在电路节点A2处的数据254的补值实施第一逻辑反向操作，以将数据254写入BL 250以存储到存储单元中，并且第二INVERTER电路对在电路节点A1处的
Figure BDA0002025584170000096
256的补值执行第二逻辑反向操作以将256写入
Figure BDA0002025584170000098
252以存储到存储单元中。
第一示例性写入驱动器的示例性操作
图3以图形方式示出了根据本发明的示例性实施例的第一示例性写入驱动器的示例性操作。如图3中示出的，示例性操作300以图形方式示出了写入驱动器200在写入操作模式期间将诸如逻辑1的第一逻辑值和诸如逻辑0的第二逻辑值写入诸如如上所述的存储装置100的存储装置。
在写入操作模式的时间t0期间，示例性操作300的特征在于工作在写入操作模式的预充电阶段。如图3中示出的，使示例性操作300无效，例如，写入使能控制信号260和时钟信号262设置为第一逻辑值，表明写入驱动器200在时间t0期间将工作在写入操作模式的预充电阶段。在图3中示出的示例性实施例中，如图2中示出的电路节点A3和电路节点A4的特征在于是浮置电路节点，以在写入操作模式的时间t0期间的写入操作模式的预充电阶段中在写入电路208与BL 250和
Figure BDA0002025584170000099
252之间形成高阻抗(Hi-Z)路径。图3中使用“X”示出电路节点A3和电路节点A4，表明这些电路节点在写入操作模式的时间t0期间被配置为浮置节点。
在写入操作模式的时间t1期间，示例性操作300的特征在于将数据254写入存储装置。如图3中示出的，使示例性操作300有效，例如，写入使能控制信号260和时钟信号262设置为第二逻辑值，表明写入驱动器200在时间t2期间将工作在写入操作模式下以将数据254写入存储装置。在图3中示出的示例性实施例中，如图2中示出的电路节点A3和电路节点A4的特征在于不再是浮置电路节点，以在写入操作模式的时间t2期间在写入电路208与BL250和
Figure BDA0002025584170000101
252之间形成低阻抗(低-Z)路径。在这种情况下，示例性操作300在写入操作模式下将数据254(例如，第一逻辑值，诸如逻辑1)传送至BL 250，以写入存储装置。示例性操作300在写入操作模式下类似地将256(例如，第二逻辑值，诸如逻辑0)传送至
Figure BDA0002025584170000103
252以写入存储装置。
在写入操作模式的时间t2期间，示例性操作300的特征在于再次工作在写入操作模式的预充电阶段中。如图3中示出的，使示例性操作300再次无效，例如，写入使能控制信号260和时钟信号262设置为第一逻辑值，表明写入驱动器200在时间t2期间再次工作在写入操作模式的预充电阶段中。在图3中示出的示例性实施例中，如图2中示出的电路节点A3和电路节点A4的特征在于是浮置电路节点，以在写入操作模式的时间t2期间的写入操作模式的预充电阶段中在写入电路208与BL 250和252之间形成高阻抗(Hi-Z)路径。图3中再次使用“X”示出电路节点A3和电路节点A4，表明这些电路节点在写入操作模式的时间t2期间被配置为浮置节点。
在写入操作模式的时间t3期间，示例性操作300的特征在于再次将数据254写入存储装置。如图3中示出的，使示例性操作300再次有效，例如，写入使能控制信号260和时钟信号262设置为第二逻辑值，表明写入驱动器200在时间t3期间再次工作在写入操作模式下以将数据254写入存储装置。在图3中示出的示例性实施例中，如图2中示出的电路节点A3和电路节点A4的特征在于不再是浮置电路节点，以在写入操作模式的时间t2期间在写入电路208与BL 250和
Figure BDA0002025584170000105
252之间形成低阻抗(低-Z)路径。在这种情况下，示例性操作300在写入操作模式下将数据254(例如，第二逻辑值，诸如逻辑0)传送至BL 250，以写入存储装置。示例性操作300在写入操作模式下类似地将
Figure BDA0002025584170000106
256(例如，第一逻辑值，诸如逻辑1)传送至
Figure BDA0002025584170000111
252，以写入存储装置。
可以在示例性存储装置内实现的第二示例性写入驱动器
图4示出了根据本发明的示例性实施例的可以在示例性存储装置内实现的第二示例性写入驱动器的框图。在写入操作模式下，写入驱动器400将电子数据(例如，第一逻辑值，诸如逻辑1)或第二逻辑值(诸如逻辑0))写入存储器阵列的存储单元中的存储单元，诸如提供为实例的存储器阵列102的存储单元106.1.1至106.m.n中的一个。如上面在图2中类似地描述的，写入驱动器400将电子数据分别写入对应于存储单元的位线(BL)250和
Figure BDA0002025584170000112
252，诸如BL110.1至110.m中的一个以及至
Figure BDA0002025584170000114
中的一个。在写入驱动器400写入电子数据之前，将BL 250和
Figure BDA0002025584170000115
252充电(也称为预充电)至第一逻辑值，诸如逻辑1。在写入操作模式的该预充电阶段中，写入驱动器400与BL 250和
Figure BDA0002025584170000116
252电隔离，如上面在图2中类似地描述的。在图4中示出的示例性实施例中，写入驱动器400包括逻辑电路202、存储单元选择电路204、写入电路208和隔离电路402。写入驱动器400可以表示如上面在图1中描述的写入驱动器104的示例性实施例。写入驱动器400与如上面在图2中描述的写入驱动器200共享许多基本类似的部件；因此，仅在下面进一步详细讨论写入驱动器400和写入驱动器200之间的差异。
以与上面在图2中描述的隔离结构206基本类似的方式，隔离电路402使得写入电路208在写入操作模式的预充电阶段期间与BL 250和
Figure BDA0002025584170000118
252电隔离。在图4中示出的示例性实施例中，隔离电路402包括PMOS晶体管P1和P2。如图4中示出的，当写入使能控制信号260有效，即设置为第二逻辑值，诸如逻辑0时，PMOS晶体管P1和PMOS晶体管P2将工作电压源VDD电连接至写入电路208。在这种情况下，以与上面在图2中描述的隔离电路206基本类似的方式在写入电路208与BL 250和
Figure BDA0002025584170000117
252之间形成低阻抗(低-Z)路径。否则，当写入使能控制信号260无效，即设置为第一逻辑值，诸如逻辑1时，PMOS晶体管P1和PMOS晶体管P2将工作电压源VDD与写入电路208电隔离。在这种情况下，以与上面在图2中描述的隔离电路206基本类似的方式在写入电路208与BL 250和
Figure BDA0002025584170000121
252之间形成高阻抗(Hi-Z)路径。与上面在图2中描述的隔离电路206不同，如图4中示出的，PMOS晶体管P1电连接至PMOS晶体管P2。在图4中示出的示例性实施例中，PMOS晶体管P1的源极电连接至PMOS晶体管P2的源极。PMOS晶体管P1和PMOS晶体管P2的这种连接使得当PMOS晶体管P1和PMOS晶体管P2将工作电压源VDD与写入电路208电隔离时，向第一INVERTER电路和第二INVERTER电路提供基本类似的电势。
第二示例性写入驱动器的示例性操作
图5以图形方式示出了根据本发明的示例性实施例的第一示例性写入驱动器的示例性操作。如图5中示出的，示例性操作500以图形方式示出了写入驱动器400在写入操作模式期间将诸如逻辑1的第一逻辑值和诸如逻辑0的第二逻辑值写入诸如如上所述的存储装置100的存储装置。
在写入操作模式的时间t0期间，示例性操作500的特征在于工作在写入操作模式的预充电阶段中。如图5中示出的，使示例性操作500无效，例如，写入使能控制信号260和时钟信号262设置为第一逻辑值，表明写入驱动器400在时间t0期间将工作在写入操作模式的预充电阶段中。在图5中示出的示例性实施例中，如图4中示出的电路节点A3和电路节点A4的特征在于是浮置电路节点，以在写入操作模式的时间t0期间的写入操作模式的预充电阶段中在写入电路208与BL 250和
Figure BDA0002025584170000122
252之间形成高阻抗(Hi-Z)路径。图5中使用“X”示出电路节点A3和电路节点A4，表明这些电路节点在写入操作模式的时间t0期间被配置为浮置节点。并且如图5中示出的，电路节点A3和电路节点A4的特征在于具有基本类似的电位，这由如上面在图4中描述的PMOS晶体管P1和PMOS晶体管P2的电连接造成。在示例性实施例中，该基本类似的电位对应于第一逻辑值(诸如逻辑1)和第二逻辑值(诸如逻辑0)之间的近似中点。
在写入操作模式的时间t1期间，示例性操作500的特征在于工作在写入操作模式的写入阶段以将数据254写入存储装置。如图5中示出的，使示例性操作500有效，例如，写入使能控制信号260和时钟信号262设置为第二逻辑值，表明写入驱动器400在时间t1期间将工作在写入操作模式的写入阶段，以将数据254写入存储装置。在图5中示出的示例性实施例中，如图4中示出的电路节点A3和电路节点A4的特征在于不再是浮置电路节点，以在写入操作模式的时间t1期间在写入电路208与BL 250和
Figure BDA0002025584170000131
252之间形成低阻抗(低-Z)路径。在这种情况下，示例性操作500在写入操作模式下将数据254(例如，第一逻辑值，诸如逻辑1)传送至BL 250，以写入存储装置。示例性操作500在写入操作模式下类似地将
Figure BDA0002025584170000132
256(例如，第二逻辑值，诸如逻辑0)传送至
Figure BDA0002025584170000133
252以写入存储装置。
在写入操作模式的时间t2期间，示例性操作500的特征在于再次工作在写入操作模式的预充电阶段中。如图5中示出的，使示例性操作500再次无效，例如，写入使能控制信号260和时钟信号262设置为第一逻辑值，表明写入驱动器400在时间t2期间再次工作在写入操作模式的预充电阶段。在5中示出的示例性实施例中，如图4中示出的电路节点A3和电路节点A4的特征在于是浮置电路节点以在写入操作模式的时间t2期间的写入操作模式的预充电阶段中在写入电路208与BL 250和252之间形成高阻抗(Hi-Z)路径。图5中再次使用“X”示出电路节点A3和电路节点A4，表明这些电路节点在写入操作模式的时间t2期间被配置为浮置节点。并且如图5中示出的，电路节点A3和电路节点A4的特征在于具有基本类似的电位，这由如上面在图4中描述的PMOS晶体管P1和PMOS晶体管P2的电连接造成。在示例性实施例中，该基本类似的电位对应于第一逻辑值(诸如逻辑1)和第二逻辑值(诸如逻辑0)之间的近似中点。
在写入操作模式的时间t3期间，示例性操作500的特征在于可以再次工作在写入操作模式的写入阶段中以将数据254写入存储装置。如图5中示出的，使示例性操作500再次有效，例如，写入使能控制信号260和时钟信号262设置为第二逻辑值，表明写入驱动器400在时间t3期间再次工作在写入操作模式的写入阶段中以将数据254写入存储装置。在图5中示出的示例性实施例中，如图4中示出的电路节点A3和电路节点A4的特征在于不再是浮置电路节点，以在写入操作模式的时间t2期间在写入电路208与BL 250和
Figure BDA0002025584170000135
252之间形成低阻抗(低-Z)路径。在这种情况下，示例性操作500在写入操作模式下将数据254(例如，第二逻辑值，诸如逻辑0)传送至BL 250，以写入存储装置。示例性操作500在写入操作模式下类似地将256(例如，第一逻辑值，诸如逻辑1)传送至
Figure BDA0002025584170000142
252以写入存储装置。
如上面在图3中描述的，电路节点A3和电路节点A4在写入操作模式的时间t0和时间t2期间被配置为浮置节点。在图3中示出的示例性实施例中，在写入操作模式的时间t0和时间t2期间，电路节点A3浮置至约第一逻辑值，诸如逻辑1，并且电路节点A4浮置至约第二逻辑值，诸如逻辑0。如图3中示出的，随着数据254从第一逻辑值(诸如逻辑1)转变为第二逻辑值(诸如逻辑0)，电路节点A3从第一逻辑值(诸如逻辑1)转变为第二逻辑值(诸如逻辑0)。随着
Figure BDA0002025584170000143
256从第二逻辑值(诸如逻辑0)转变为第一逻辑值(诸如逻辑1)，电路节点A4类似地从第二逻辑值(诸如逻辑0)转变为第一逻辑值(诸如逻辑1)。
类似地，如上面在图5中描述的，电路节点A3和电路节点A4在写入操作模式的时间t0和时间t2期间被配置为浮置节点。在图5中示出的示例性实施例中，电路节点A3和电路节点A4浮置至第一逻辑值(诸如逻辑1)和第二逻辑值(诸如逻辑0)之间的近似中点。如图5中示出的，随着数据254从第一逻辑值(诸如逻辑1)转变为第二逻辑值(诸如逻辑0)，电路节点A3从近似中点转变为第二逻辑值(诸如逻辑0)。随着
Figure BDA0002025584170000144
256从第二逻辑值(诸如逻辑0)转变为第一逻辑值(诸如逻辑1)，电路节点A4类似地从近似中点转变为第一逻辑值(诸如逻辑1)。在一些情况下，如图5中示出的电路节点A3和电路节点A4的这种转变比如图3中示出的电路节点A3和电路节点A4的转变消耗更少的功率，如下表1所示。
Figure BDA0002025584170000145
Figure BDA0002025584170000151
如表1中示出的，“数据变化”表示四个循环周期期间的数据254和/或
Figure BDA0002025584170000153
256在第一逻辑值(诸如逻辑1)与第二逻辑值(诸如逻辑0)之间转变的数量。例如，“25％数据变化”表示在四个循环周期期间数据254和/或数据
Figure BDA0002025584170000154
256在第一逻辑值(诸如逻辑1)与第二逻辑值(诸如逻辑0)之间转变了一次。如上面在图2和图3中描述的写入驱动器200经历：在“25％数据变化”期间，电路节点A3和电路节点A4从第二逻辑值(诸如逻辑0)至第一逻辑值至第一逻辑值的一(1)次完全预充电，在“50％数据变化”期间，电路节点A3和电路节点A4的两(2)次完全预充电，在“75％数据变化”期间，电路节点A3和电路节点A4的三(3)次完全预充电，和在“100％数据变化”期间，电路节点A3和电路节点A4的四(4)次完全预充电。如上面在图4和图5中描述的写入驱动器400在“25％数据变化”、“50％数据变化”、“75％数据变化”和“100％数据变化”期间经历了电路节点A3和电路节点A4从近似中点至第一逻辑值(诸如逻辑1)和/或第二逻辑值(诸如逻辑0)的四(4)次半预充电。
在一些情况下，如表1中示出的，写入驱动器200和/或写入驱动器400比传统写入驱动器节省功率，该传统写入驱动器在“25％数据变化”、“50％数据变化”、“75％数据变化”和“100％数据变化”期间的四个循环周期期间经历其内部电路节点的四(4)次完全预充电。如表1所示，当与“25％数据变化”、“50％数据变化”、“75％数据变化”和“100％数据变化”期间的传统写入驱动器的内部电路节点的四(4)次完全预充电所需的功率相比时，写入驱动器200对于在“25％数据变化”期间电路节点A3和电路节点A4的一(1)次完全预充电具有75％的节电率，对于在“50％数据变化”期间电路节点A3和电路节点A4的两(2)次完全预充电具有50％的节电率，对于在“75％数据变化”期间电路节点A3和电路节点A4的三(3)次完全预充电具有25％的节电率，并且对于在“100％数据变化”期间电路节点A3和电路节点A4的四(4)次完全预充电具有0％的节电率。当与“25％数据变化”、“50％数据变化”、“75％数据变化”和“100％数据变化”期间的传统写入驱动器的内部电路节点的四(4)次完全预充电所需的功率相比时，写入驱动器400对于在“25％数据变化”、“50％数据变化”、“75％数据变化”和“100％数据变化”期间电路节点A3和电路节点A4的四(4)次半预充电(相当于(2)次完全预充电)具有50％的节电率。
用于示例性存储装置的示例性操作控制流程
图6示出了根据本发明的示例性实施例的示例性存储装置的示例性操作的流程图。本发明不限于该操作描述。相反，对于相关领域的普通技术人员，其它操作控制流程在本发明的范围和精神内是显而易见的。以下讨论描述了用于在写入操作模式下操作的示例性存储装置(诸如上面在图1中描述的存储装置100)的示例性操作控制流程600。
在操作602中，操作控制流程600进入写入操作模式的预充电阶段。例如，可以使操作控制流程600无效，例如，示例性存储装置的各种控制信号(诸如写入使能控制信号260和/或时钟信号262)设置为第一逻辑值，以进入写入操作模式的预充电阶段。在图6中示出的示例性实施例中，操作控制流程600使WL(诸如WL 108.1至108.n中的一根WL)有效，以选择存储单元(诸如示例性存储装置的存储单元106.1.1至106.m.n中的一个)。此后，操作控制流程600将BL(诸如上面在图1中描述的BL110.1至110.m中的一根)和相应的(诸如上面在图1中描述的
Figure BDA0002025584170000172
至中的一根)充电(也称为预充电)至第一逻辑值，诸如写入操作模式的预充电阶段中的逻辑1。
在操作604中，操作控制流程600将示例性存储装置的写入驱动器(诸如写入驱动器104)与操作602的BL和相应
Figure BDA0002025584170000174
电隔离。在操作604中，操作控制流程600有效地在如上面在图1中描述的写入驱动器与BL和相应
Figure BDA0002025584170000175
之间提供高阻抗(Hi-Z)路径。
在操作606中，操作控制流程600进入写入操作模式的写入阶段。例如，可以使操作控制流程600有效，例如，操作602的各种控制信号设置为第二逻辑值，以进入写入操作模式的写入阶段。在写入操作模式的写入阶段期间，操作控制流程600将操作604的写入驱动器电连接至操作602的BL和相应以允许操作604的写入驱动器将电子数据(例如，第一逻辑值(诸如逻辑1)，或第二逻辑值(诸如逻辑0))写入操作602的存储单元。在操作606中，操作控制流程600有效地在如上面在图1中描述的操作604的写入驱动器与操作602的BL和相应
Figure BDA0002025584170000177
之间提供低阻抗(低-Z)路径。
在操作608中，操作控制流程600在写入操作模式的写入阶段中将操作602的BL和相应
Figure BDA0002025584170000181
上的电子数据写入操作602的存储单元。
结论
先前的具体实施方式公开了一种存储装置，具有存储单元和写入驱动器。写入驱动器在写入操作模式的预充电阶段期间与存储单元隔离，并且在写入操作模式的写入阶段期间连接至存储单元。存储装置在写入操作模式的预充电阶段期间将存储单元和写入驱动器之间的数据线充电至逻辑值。写入驱动器在写入操作模式的写入阶段期间将数据写入存储单元。
在一些实施例中，所述写入驱动器被配置为在所述写入驱动器和所述存储单元之间提供高阻抗路径以将所述写入驱动器与所述存储单元隔离。
在一些实施例中，所述高阻抗路径的阻抗是兆欧(MΩ)的量级。
在一些实施例中，所述写入驱动器的输出电路节点的特征在于是形成所述高阻抗路径的浮置电路节点。
在一些实施例中，所述浮置电路节点被配置为防止所述存储单元和所述写入驱动器之间的不期望的泄露路径。
在一些实施例中，所述写入驱动器被配置为在所述写入驱动器和所述存储单元之间提供低阻抗路径，以将所述写入驱动器连接至所述存储单元。
在一些实施例中，所述低阻抗路径的阻抗是欧姆(Ω)的量级。
在一些实施例中，所述写入驱动器包括：写入电路，被配置为在所述写入操作模式的写入阶段期间将所述数据写入所述存储单元；以及隔离电路，被配置为：在所述写入操作模式的预充电阶段期间将所述写入电路与工作电压源隔离，以将所述写入电路与所述存储单元隔离；和在所述写入操作模式的写入阶段期间将所述写入电路连接至所述工作电压源以将所述写入电路连接至所述存储单元。
在一些实施例中，所述写入电路包括：p型金属氧化物半导体场效应(PMOS)晶体管和n型金属氧化物半导体场效应(NMOS)晶体管，以形成反相器；其中，所述隔离电路还被配置为：在所述写入操作模式的预充电阶段期间，将所述p型金属氧化物半导体场效应晶体管与所述工作电压源隔离；和在所述写入操作模式的写入阶段期间，将所述p型金属氧化物半导体场效应晶体管连接至所述工作电压源，以将所述写入电路连接至所述存储单元。
在一些实施例中，所述隔离电路包括：p型金属氧化物半导体场效应(PMOS)晶体管，被配置为在所述写入操作模式的预充电阶段期间将所述写入电路与所述工作电压源隔离，以将所述写入电路与所述存储单元隔离；和在所述写入操作模式的写入阶段期间将所述写入电路连接至所述工作电压源以将所述写入电路连接至所述存储单元。
在一些实施例中，所述存储单元来自存储阵列的多个存储单元，以及其中，所述存储装置被配置为使所述数据线有效以选择所述存储单元。
先前的具体实施方式另外公开了一种用于存储装置的写入驱动器。写入驱动器包括写入电路和隔离电路。写入电路在写入操作模式的写入阶段期间将数据写入存储单元。隔离电路在写入操作模式的预充电阶段期间将写入电路与工作电压源隔离，以将写入电路与存储单元隔离，并且在写入操作模式的写入阶段期间将写入电路连接至工作电压源，以将写入电路连接至存储单元。存储装置在写入操作模式的预充电阶段期间将存储单元和写入驱动器之间的数据线充电至逻辑值。
在一些实施例中，所述隔离电路包括：p型金属氧化物半导体场效应(PMOS)晶体管，被配置为在所述写入操作模式的预充电阶段期间将所述写入电路与所述工作电压源隔离，以将所述写入电路与所述存储单元隔离；和在所述写入操作模式的写入阶段期间将所述写入电路连接至所述工作电压源以将所述写入电路连接至所述存储单元。
在一些实施例中，所述写入电路包括：p型金属氧化物半导体场效应(PMOS)晶体管和n型金属氧化物半导体场效应(NMOS)晶体管，以形成反相器；其中，所述隔离电路还被配置为：在所述写入操作模式的预充电阶段期间，将所述p型金属氧化物半导体场效应晶体管与所述工作电压源隔离；和在所述写入操作模式的写入阶段期间将所述p型金属氧化物半导体场效应晶体管连接至所述工作电压源，以将所述写入电路连接至所述存储单元。
在一些实施例中，所述隔离电路被配置为：在所述写入操作模式的预充电阶段期间将所述写入电路与所述工作电压源隔离，以将所述写入电路与所述数据线隔离；以及在所述写入操作模式的写入阶段期间将所述写入电路连接至所述工作电压源以将所述写入电路连接至所述数据线。
先前的具体实施方式还公开了一种用于操作存储装置的方法。该方法包括在写入操作模式的预充电阶段期间将写入驱动器与存储单元和写入驱动器之间的数据线隔离，在写入操作模式的预充电阶段期间将数据线充电至逻辑值，在写入操作模式的写入阶段期间将写入驱动器连接至数据线，以及在写入操作模式的写入阶段期间将数据从写入驱动器写入存储单元。
在一些实施例中，所述隔离包括：在所述写入操作模式的预充电阶段期间将所述写入驱动器与工作电压源隔离，以在所述写入驱动器和所述存储单元之间提供高阻抗路径。
在一些实施例中，所述高阻抗路径是兆欧(MΩ)的量级。
在一些实施例中，所述连接包括：在所述写入操作模式的写入阶段期间将所述写入驱动器连接至工作电压源，以在所述写入驱动器和所述存储单元之间提供低阻抗路径。
在一些实施例中，所述低阻抗路径是欧姆(Ω)的量级。
先前的具体实施方式参照随后的附图来说明与本发明一致的示例性实施例。在先前的具体实施方式中对“示例性实施例”的引用指示所描述的示例性实施例可以包括特定部件、结构或特性，但是每个示例性实施例可以不必包括特定部件、结构或特性。而且，这些短语不一定指的是相同的示例性实施例。此外，结合示例性实施例描述的任何部件、结构或特性可以独立地或以任何组合包括其它示例性实施例的部件、结构或特性，无论是否明确描述。
先前的具体实施方式不意味着限制。而且，仅根据以下权利要求及其等同物来限定本发明的范围。应当理解，先前的具体实施方式而不是以下的摘要部分旨在用于解释权利要求。摘要部分可以阐述本发明的一个或多个但不是所有的示例性实施例，并且因此，不旨在以任何方式限制本发明和所附权利要求及其等同物。
先前的具体实施方式中描述的示例性实施例提供为用于说明的目的，并且不旨在限制。其它示例性实施例是可能的，并且可以对示例性实施例进行修改，同时保持在本发明的精神和范围内。已经借助于示出特定功能及其关系的实现的功能构建块描述了先前的具体实施方式。为了便于描述，本文任意定义了这些功能构建块的边界。可以定义替代边界，只要适当地实施特定的功能及其关系即可。
可以用硬件、固件、软件或它们的任何组合来实现本发明的实施例。本发明的实施例也可以实现为存储在机器可读介质上的指令，该指令可以由一个或多个处理器读取和执行。机器可读介质可以包括用于以机器(例如，计算电路)可读的形式存储或传输信息的任何机制。例如，机器可读介质可以包括非暂时性机器可读介质，诸如只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪速存储器件；等。又例如，机器可读介质可以包括暂时性机器可读介质，诸如电、光、声或其它形式的传播信号(例如，载波、红外信号、数字信号等)。此外，固件、软件、例程、指令在本文中可以描述为实施某些动作。然而，应当理解，这样的描述仅仅是为了方便，并且这些动作实际上由计算器件、处理器、控制器或执行固件、软件、例程、指令等的其它器件产生。
先前的具体实施方式充分揭示了本发明的一般性质，在不脱离本发明的精神和范围的情况下，其它人可以通过应用相关领域的技术人员的知识而容易地修改和/或适应诸如这些示例性实施例的各种应用，而无需过多的实验。因此，基于本文给出的教导和指导，这些改编和修改旨在示例性实施例的含义和多个等同物内。应该理解，本文中的措辞或术语是出于描述而非限制的目的，从而使得本说明书的术语或措辞将由相关领域的技术人员根据本文的教导来解释。

Claims (10)

1.一种存储装置，包括：
存储单元；以及
写入驱动器，被配置为：
在写入操作模式的预充电阶段期间与所述存储单元隔离，其中，所述存储装置在所述写入操作模式的预充电阶段期间将所述存储单元和所述写入驱动器之间的数据线充电至逻辑值，和
在所述写入操作模式的写入阶段期间连接至所述存储单元，所述写入驱动器还被配置为在所述写入操作模式的写入阶段期间将数据写入所述存储单元。
2.根据权利要求1所述的存储装置，其中，所述写入驱动器被配置为在所述写入驱动器和所述存储单元之间提供高阻抗路径以将所述写入驱动器与所述存储单元隔离。
3.根据权利要求2所述的存储装置，其中，所述高阻抗路径的阻抗是兆欧(MΩ)的量级。
4.根据权利要求2所述的存储装置，其中，所述写入驱动器的输出电路节点的特征在于是形成所述高阻抗路径的浮置电路节点。
5.根据权利要求4所述的存储装置，其中，所述浮置电路节点被配置为防止所述存储单元和所述写入驱动器之间的不期望的泄露路径。
6.根据权利要求1所述的存储装置，其中，所述写入驱动器被配置为在所述写入驱动器和所述存储单元之间提供低阻抗路径，以将所述写入驱动器连接至所述存储单元。
7.一种用于存储装置的写入驱动器，所述写入驱动器包括：
写入电路，被配置为在写入操作模式的写入阶段期间将数据写入存储单元；以及
隔离电路，被配置为：
在所述写入操作模式的预充电阶段期间将所述写入电路与工作电压源隔离，以将所述写入电路与所述存储单元隔离，其中，所述存储装置被配置为在所述写入操作模式的预充电阶段期间将所述存储单元和所述写入驱动器之间的数据线充电至逻辑值；和
在所述写入操作模式的写入阶段期间将所述写入电路连接至所述工作电压源，以将所述写入电路连接至所述存储单元。
8.根据权利要求7所述的写入驱动器，其中，所述隔离电路包括：
p型金属氧化物半导体场效应(PMOS)晶体管，被配置为
在所述写入操作模式的预充电阶段期间将所述写入电路与所述工作电压源隔离，以将所述写入电路与所述存储单元隔离；和
在所述写入操作模式的写入阶段期间将所述写入电路连接至所述工作电压源以将所述写入电路连接至所述存储单元。
9.一种用于操作存储装置的方法，所述方法包括：
在写入操作模式的预充电阶段期间通过所述存储装置将写入驱动器与存储单元和所述写入驱动器之间的数据线隔离；
在所述写入操作模式的预充电阶段期间通过所述存储装置将所述数据线充电至逻辑值；
在所述写入操作模式的写入阶段期间通过所述存储装置将所述写入驱动器连接至所述数据线；以及
在所述写入操作模式的写入阶段期间通过所述存储装置将数据从所述写入驱动器写入所述存储单元。
10.根据权利要求9所述的方法，其中，所述隔离包括：
在所述写入操作模式的预充电阶段期间将所述写入驱动器与工作电压源隔离，以在所述写入驱动器和所述存储单元之间提供高阻抗路径。
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