TW202001916A - 記憶體儲存裝置、寫入驅動器及其操作方法 - Google Patents

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Abstract

本揭露闡述各種示例性記憶體儲存裝置。示例性記憶體儲存裝置可被程式化成在寫入操作模式中將電子資料寫入至一個或多個記憶體單元中，及/或在讀取操作模式中自所述一個或多個記憶體單元讀取電子資料。各種示例性記憶體儲存裝置可選擇各種控制線來將電子資料自一個或多個記憶體單元讀取至資料線上，及/或將電子資料自這些資料線寫入至一個或多個記憶體單元中。在一些情況中，在各種示例性記憶體儲存裝置將電子資料寫入至一個或多個記憶體單元中之前，這些資料線被充電，亦被稱為預充電至第一邏輯值，諸如邏輯1。在對這些資料線進行此預充電期間，各種示例性記憶體儲存裝置電性隔離這些資料線與這些示例性記憶體儲存裝置內的專門電路系統。此專門電路系統，亦被稱為寫入驅動器，在寫入操作模式期間將電子資料寫入至這些資料線上以供儲存於一個或多個記憶體單元中。

Description

記憶體儲存裝置中的洩漏路徑防止
記憶體儲存裝置是一種用於讀取及/或寫入電子資料的電子裝置。記憶體儲存裝置包括記憶體單元陣列，所述記憶體單元可被實施為：需要電力來維持其所儲存的資訊的揮發性記憶體單元，諸如隨機存取記憶體（random-access memory，RAM）單元；或即使在不被供電時仍可維持其所儲存的資訊的非揮發性記憶體單元，諸如唯讀記憶體（read-only memory，ROM）單元。可自記憶體單元陣列讀取電子資料及/或將電子資料寫入至記憶體單元陣列中，所述記憶體單元可通過各種控制線來進行選擇。記憶體儲存裝置所執行的兩種基本操作是「讀取」，在讀取操作中記憶體單元陣列中所儲存的電子資料被讀出；及「寫入」，在寫入操作中電子資料被寫入於記憶體單元陣列中。在此寫入操作模式期間，記憶體儲存裝置將記憶體單元陣列的各種控制線充電（亦被稱為預充電）以將資料寫入於記憶體單元陣列中。然而，在一些情況中，記憶體儲存裝置內的一個或多個不期望的洩漏路徑可在資料被寫入至記憶體單元陣列中之前將記憶體單元陣列的各種控制線過早地放電。在該些情況中，所述一個或多個不期望的洩漏路徑可對正在被寫入至記憶體單元陣列中的資料做出不期望的更改。通常，記憶體儲存裝置需要使用更多的電力及/或以更慢的速度運作以對所述一個或多個不期望的洩漏路徑做出補償。
以下揭示內容提供諸多不同的實施例或實例以實施所提供標的的不同特徵。下文闡述組件及排列的具體實例以使本揭露簡潔。該些當然僅是實例並不旨在進行限制。舉例而言，在以下說明中，第一特徵形成於第二特徵之上可包括第一特徵與第二特徵形成為直接接觸的實施例，且亦可包括額外的特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵不可直接接觸的實施例。另外，本揭露可在各種實例中重複使用參考編號及/或字母。此重複本質上並不指示所述的各種實施例及/或配置之間的關係。
概述
本揭露闡述各種示例性記憶體儲存裝置，所述記憶體儲存裝置可被程式化成在寫入操作模式中將電子資料寫入至一個或多個記憶體單元中，及/或在讀取操作模式中自所述一個或多個記憶體單元讀取電子資料。各種示例性記憶體儲存裝置可選擇各種控制線來將電子資料自所述一個或多個記憶體單元讀取至資料線上，及/或將電子資料自這些資料線寫入至所述一個或多個記憶體單元中。在一些情況中，在各種示例性記憶體儲存裝置將電子資料寫入至所述一個或多個記憶體單元中之前，將這些資料線充電（亦被稱為預充電）至第一邏輯值，諸如邏輯1。在對這些資料線進行此預充電期間，各種示例性記憶體儲存裝置電性隔離這些資料線與這些示例性記憶體儲存裝置內的專門電路系統。此專門電路系統（亦被稱為寫入驅動器）在寫入操作模式期間將電子資料寫入至這些資料線上以供儲存於所述一個或多個記憶體單元中。
示例性記憶體儲存裝置
圖1說明根據本揭露的示例性實施例的示例性記憶體儲存裝置的方塊圖。記憶體儲存裝置100可被程式化成在寫入操作模式中將電子資料寫入至一個或多個記憶體單元中，及/或在讀取操作模式中自所述一個或多個記憶體單元讀取電子資料。在圖1中所說明的示例性實施例中，記憶體儲存裝置100可被實施為：例如需要電力來維持電子資料的揮發性記憶體儲存裝置，諸如隨機存取記憶體（RAM）儲存裝置；或即使在不被供電時仍可維持電子資料的非揮發性記憶體儲存裝置，諸如唯讀記憶體（ROM）儲存裝置。例如，RAM儲存裝置可被實施為動態隨機存取記憶體（dynamic random-access memory，DRAM）、靜態隨機存取記憶體（static random-access memory，SRAM）及/或非揮發性隨機存取記憶體（non-volatile random-access memory，NVRAM）（通常被稱為快閃記憶體）配置。例如，ROM儲存裝置可被實施為可程式化唯讀記憶體（programmable read-only memory，PROM）、一次性可程式化（one-time programmable，OTP）ROM、可抹除可程式化唯讀記憶體（erasable programmable read-only memory，EPROM）及/或電性可抹除可程式化唯讀記憶體（electrically erasable programmable read-only memory，EEPROM）配置。如下文將更詳細地闡述，記憶體儲存裝置100可選擇各種控制線來將電子資料自所述一個或多個記憶體單元讀取至資料線上及/或將電子資料自這些控制線寫入至所述一個或多個記憶體單元中。在一些情況中，在記憶體儲存裝置100將電子資料寫入至所述一個或多個記憶體單元中之前，將這些資料線充電（亦被稱為預充電）至第一邏輯值，諸如邏輯1。在對資料線進行此預充電期間，記憶體儲存裝置100電性隔離這些資料線與記憶體儲存裝置100內的專門電路系統，如下文更詳細地闡述。此專門電路系統（亦被稱為寫入驅動器）在寫入操作模式期間將電子資料寫入至這些資料線上以供儲存於所述一個或多個記憶體單元中。在圖1中所說明的示例性實施例中，記憶體儲存裝置100包括記憶體陣列102及寫入驅動器104。
儘管以下對記憶體儲存裝置100的論述闡述記憶體儲存裝置100在寫入操作模式期間將資料寫入至記憶體陣列102中的操作，但熟習相關技術者將認識到，記憶體儲存裝置100可包括被稱為感測放大器的另一專門電路，所述感測放大器在讀取操作模式期間自記憶體陣列102讀取電子資料。記憶體陣列102及感測放大器（圖1中未示出）在讀取操作模式中的運作是眾所周知的且將不加以更詳細地闡述。此外，儘管圖1中未示出，但記憶體儲存裝置100可在不背離本揭露的精神及範疇的情況下包括其他電子電路系統，諸如列位址解碼器及/或行位址解碼器，此將為熟習相關技術者所明瞭。
在圖1中所說明的示例性實施例中，記憶體陣列102包括記憶體單元106.1.1至記憶體單元106.m.n ，所述記憶體單元被配置成具有m行及n列的陣列。然而，在不背離本揭露的精神及範疇的情況下，可存在記憶體單元106.1.1至記憶體單元106.m.n 的其他排列。在圖1中所說明的示例性實施例中，記憶體單元106.1.1至記憶體單元106.m.n 連接至字元線（wordline，WL）108.1至字元線108.n 當中的對應字元線且連接至位元線（bitline，BL）110.1至位元線110.m 當中的對應位元線。在示例性實施例中，位元線110.1至位元線110.m 包括位元線110.1至位元線110.m 以及
Figure 02_image001
Figure 02_image003
至
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，其中
Figure 02_image001
Figure 02_image003
至
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表示位元線110.1至位元線110.m 的補充。在示例性實施例中，記憶體陣列102的m行中的每一者中的記憶體單元106.1.1至記憶體單元106.m.n 共享位元線110.1至位元線110.m 當中的共用位元線。類似地，記憶體陣列102的n列中的每一者中的記憶體單元106.1.1至記憶體單元106.m.n 共享字元線108.1至字元線108.n 當中的共用字元線。舉例而言，如圖1中所示，記憶體陣列102的列1中的記憶體單元106.1.1至記憶體單元106.m .1共享字元線108.1，且記憶體陣列102的行m中的記憶體單元106.m .1至記憶體單元106.m.n 共享位元線110.m 。
在寫入操作模式中，寫入驅動器104將電子資料（例如，第一邏輯值（諸如邏輯1）或第二邏輯值（諸如邏輯0））寫入至位元線110.1至位元線110.m 上，以供儲存於記憶體單元106.1.1至記憶體單元106.m.n 當中的一個或多個記憶體單元中。在圖1中所說明的示例性實施例中，記憶體儲存裝置100在寫入操作模式中將字元線108.1至字元線108.n 當中的對應字元線置位，以自記憶體單元106.1.1至記憶體單元106.m.n 當中選擇一列記憶體單元。此後，記憶體儲存裝置100將位元線110.1至位元線110.m 及/或
Figure 02_image001
Figure 02_image003
至
Figure 02_image005
充電（亦被稱為預充電）至第一邏輯值，諸如邏輯1。在寫入操作模式的此預充電階段中，寫入驅動器104與位元線110.1至位元線110.m及/或與
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Figure 02_image003
至
Figure 02_image005
電性隔離。換言之，記憶體儲存裝置100在寫入驅動器104與位元線110.1至位元線110.m 及/或
Figure 02_image001
Figure 02_image003
至
Figure 02_image005
之間有效地提供高阻抗（Hi-Z）路徑。在示例性實施例中，此高阻抗路徑的阻抗可在百萬歐姆（MΩ）量級；然而，熟習相關技術者將認識到，在不背離本揭露的精神及範疇的情況下此高阻抗路徑可具有其他阻抗。此高阻抗（Hi-Z）路徑有效地防止在位元線110.1至位元線110.m 及/或
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Figure 02_image003
至
Figure 02_image005
與寫入驅動器104之間出現一個或多個不期望的洩漏路徑。相較於在存在所述一個或多個不期望的洩漏路徑的情況下，此允許記憶體儲存裝置100使用更少的電力及/或以更高的速度運作。
在寫入操作模式中，在位元線110.1至位元線110.m 及/或
Figure 02_image001
Figure 02_image003
至
Figure 02_image005
被充分地預充電之後，寫入驅動器104電性耦合至位元線110.1至位元線110.m 及/或
Figure 02_image001
Figure 02_image003
至
Figure 02_image005
以允許寫入驅動器104將電子資料寫入至位元線110.1至位元線110.m 及/或
Figure 02_image001
Figure 02_image003
至
Figure 02_image005
，以供儲存至所述一列記憶體單元中。換言之，記憶體儲存裝置100在寫入驅動器104與位元線110.1至位元線110.m 及/或
Figure 02_image001
Figure 02_image003
至
Figure 02_image005
之間有效地提供低阻抗（低Z）路徑，以允許寫入驅動器104將電子資料寫入至所述一列記憶體單元中。在示例性實施例中，此低阻抗路徑的阻抗可在歐姆（Ω）量級；然而熟習相關技術者將認識到，在不背離本揭露的精神及範疇的情況下此低阻抗路徑可具有其他阻抗。
第一示例性寫入驅動器可實施於示例性 記憶體儲存裝置中
圖2說明根據本揭露的示例性實施例的可被實施於示例性記憶體儲存裝置內的第一示例性寫入驅動器的方塊圖。在寫入操作模式中，寫入驅動器200將電子資料（例如，第一邏輯值（諸如邏輯1）或第二邏輯值（諸如邏輯0））寫入至記憶體陣列的記憶體單元當中的一個記憶體單元中，諸如記憶體陣列102的記憶體單元106.1.1至記憶體單元106.m.n 中的一者。如下文將更詳細地闡述，寫入驅動器200將電子資料分別寫入至與所述記憶體單元對應的位元線（BL）250及位元線252上，諸如位元線110.1至位元線110.m 中的一者及
Figure 02_image001
Figure 02_image003
至
Figure 02_image005
中的一者。在寫入驅動器200寫入電子資料之前，將位元線250及位元線252充電（亦被稱為預充電）至第一邏輯值，諸如邏輯1。在寫入操作模式的此預充電階段中，寫入驅動器200與位元線250及位元線252電性隔離，如下文將更詳細地闡述。在圖2中所說明的示例性實施例中，寫入驅動器200包括邏輯電路系統202、記憶體單元選擇電路系統204、隔離電路系統206及寫入電路系統208。寫入驅動器200可表示上文在圖1中所述的寫入驅動器104的示例性實施例。
邏輯電路系統202將寫入驅動器200配置成在寫入操作模式中運作，以將資料254及資料256分別寫入至位元線250及位元線252。在圖2中所說明的示例性實施例中，資料254表示資料256的補充。如圖2中所說明，邏輯電路系統202包括邏輯反或（NOR）閘U1至U3；然而，熟習相關技術者將認識到，可在不背離本揭露的精神及範疇的情況下替代性地使用其他邏輯閘，諸如一個或多個邏輯及（AND）閘、一個或多個邏輯或（OR）閘、一個或多個邏輯反相器（INVERTER）閘、一個或多個邏輯反及（NAND）閘、一個或多個邏輯互斥或（XOR）閘或其任何組合。在圖2中所說明的示例性實施例中，將選擇控制訊號258置位（例如，設定）為第二邏輯值（諸如邏輯0）以選擇記憶體單元。此外，在寫入操作模式的預充電階段期間，因應於選擇控制訊號258被置位而將位元線250及位元線252充電（亦被稱為預充電）至第一邏輯值，諸如邏輯1。類似地，將寫入啟用控制訊號260置位（例如，設定）為第二邏輯值（諸如邏輯0）以啟用寫入操作模式。或者，將寫入啟用控制訊號260還原置位（例如，設定）為第一邏輯值（諸如邏輯1）以停用寫入操作模式。如圖2中所示，當選擇控制訊號258及寫入啟用控制訊號260被置位（亦即，設定）為第二邏輯值（諸如邏輯0）時，邏輯反或閘U1提供第一邏輯值（諸如邏輯1）。如圖2中所說明，將時脈訊號262置位（例如，設定）為第二邏輯值（諸如邏輯0）以將資料254及資料256傳遞至寫入電路系統208。在圖2中所說明的示例性實施例中，邏輯反或閘U2因應於時脈訊號262處於第二邏輯值（諸如邏輯0）處而將資料254的補充提供至圖2中所說明的電路節點A2。類似地，邏輯反或閘U3因應於時脈訊號262處於第二邏輯值（諸如邏輯0）處而將資料256的補充提供至圖2中所說明的電路節點A1。
選擇電路系統204將寫入電路系統208選擇性地耦合至位元線250及位元線252，以允許在寫入操作模式中寫入電路系統208將電子資料寫入至位元線250及位元線252上以供儲存至記憶體單元中。在圖2中所說明的示例性實施例中，選擇電路系統204包括n型金屬氧化物半導體（n-type metal-oxide-semiconductor field-effect，NMOS）場效電晶體N1及NMOS場效電晶體N2。如圖2中所說明，因應於邏輯反或閘U1提供第一邏輯值（諸如邏輯1），亦即當選擇控制訊號258及寫入啟用控制訊號260被置位（亦即，設定）為第二邏輯值（諸如邏輯0）時，NMOS場效電晶體N1將寫入電路系統208選擇性地耦合至位元線250。類似地，因應於邏輯反或閘U1提供第一邏輯值（諸如邏輯1），亦即當選擇控制訊號258及寫入啟用控制訊號260被置位（亦即，設定）為第二邏輯值（諸如邏輯0）時，NMOS場效電晶體N2將寫入電路系統208選擇性地耦合至位元線252。
隔離電路系統206在寫入操作模式的預充電階段期間使得寫入電路系統208與位元線250及位元線252電性隔離。如上文所述，在寫入操作模式的此預充電階段期間，將位元線250及位元線252預充電至第一邏輯值（諸如邏輯1）。換言之，在如上文所述的寫入操作模式的此預充電階段期間，隔離電路系統206有效地使得在寫入電路系統208與位元線250及位元線252之間形成高阻抗（Hi-Z）路徑。此後，隔離電路系統206在寫入操作模式中使得寫入電路系統208電性耦合至位元線250及位元線252，以允許寫入電路系統208將資料254及資料256分別寫入至位元線250及位元線252以供儲存至記憶體單元中。換言之，隔離電路系統206有效地使得在寫入電路系統208與位元線250及位元線252之間形成低阻抗（低Z）路徑，如上文所述。在圖2中所說明的示例性實施例中，隔離電路系統206包括p型金屬氧化物半導體（p-type metal-oxide-semiconductor field-effect，PMOS）場效電晶體P1及PMOS場效電晶體P2。如圖2中所說明，當寫入啟用控制訊號260被置位（亦即，設定）為第二邏輯值（諸如邏輯0）時，PMOS場效電晶體P1及PMOS場效電晶體P2將操作電壓供應VDD 電性耦合至寫入電路系統208。在此種情況中，低阻抗（低Z）路徑形成於寫入電路系統208與位元線250及位元線252之間，如上文所述。反之，當寫入啟用控制訊號260被還原置位（亦即，設定）為第一邏輯值（諸如邏輯1）時，PMOS場效電晶體P1及PMOS電晶體場效P2電性隔離操作電壓供應VDD 與寫入電路系統208。在此種情況中，高阻抗（Hi-Z）路徑形成於寫入電路系統208與位元線250及位元線252之間，如上文所述。
在寫入操作模式中，寫入電路系統208將資料254及資料256分別寫入至位元線250及位元線252以供儲存至記憶體單元中。如圖2中所說明，寫入電路系統208包括第一反相器電路及第二反相器電路。第一反相器電路具有PMOS場效電晶體P3及NMOS場效電晶體N3。第二反相器電路具有PMOS場效電晶體P4及NMOS場效電晶體N4。如上文所述，在寫入操作模式的預充電階段期間，位元線250及位元線252被預充電至第一邏輯值（諸如邏輯1）。在寫入操作模式的此預充電階段期間，隔離電路系統206電性隔離操作電壓供應VDD 與第一反相器電路及第二反相器電路。換言之，在寫入操作模式的預充電階段期間，隔離電路系統206不向第一反相器電路及第二反相器電路提供操作電壓供應VDD 。如此，圖2中所說明的電路節點A3及電路節點A4的特徵可在於是浮置電路節點，以在寫入電路系統208與位元線250及位元線252之間形成高阻抗（Hi-Z）路徑。在示例性實施例中，電路節點A3及電路節點A4在用作浮置電路節點時可被視為分別維持先前由寫入電路系統208在先前的寫入操作模式中分別寫入至位元線250及位元線252的先前的資料254及先前的資料256。
當在寫入操作模式的寫入階段期間寫入啟用控制訊號260被置位（亦即，設定）為第二邏輯值（諸如邏輯0），從而指示資料254及資料256將分別被寫入至位元線250及位元線252時，隔離電路系統206將操作電壓供應VDD 電性耦合至第一反相器電路及第二反相器電路。換言之，隔離電路系統206在寫入操作模式的寫入階段期間將操作電壓供應VDD 提供給第一反相器電路及第二反相器電路。如此，圖2中所說明的電路節點A3及電路節點A4的特徵可在於不再是浮置電路節點，且在寫入電路系統208與位元線250及位元線252之間形成低阻抗（低Z）路徑。在此種情況中，第一反相器電路在電路節點A2處對資料254的補充執行第一邏輯反相操作以將資料254寫入至位元線250以供儲存至記憶體單元中，且第二反相器電路在電路節點A1處對資料256的補充執行第二邏輯反相操作以將資料256寫入至位元線252以供儲存至記憶體單元中。
第一示例性寫入驅動器的示例性操作
圖3以圖表形式說明根據本揭露的示例性實施例的第一示例性寫入驅動器的示例性操作。如圖3中所說明，示例性操作300以圖表形式說明在寫入操作模式期間寫入驅動器200將第一邏輯值（諸如邏輯1）及第二邏輯值（諸如邏輯0）寫入至記憶體儲存裝置（諸如，上文所述的記憶體儲存裝置100）時的操作。
在寫入操作模式的時間t0 期間，示例性操作300的特徵可在於在寫入操作模式的預充電階段中操作。如圖3中所說明，示例性操作300將寫入啟用控制訊號260及時脈訊號262還原置位（例如，設定）為第一邏輯值時，從而指示寫入驅動器200將在時間t0 期間在寫入操作模式的預充電階段中操作。在圖3中所說明的示例性實施例中，在寫入操作模式的時間t0 期間，圖2中所說明的電路節點A3及電路節點A4的特徵可在於是浮置電路節點，以在寫入操作模式的預充電階段中在寫入電路系統208與位元線250及位元線252之間形成高阻抗（Hi-Z）路徑。圖3中使用「X」說明電路節點A3及電路節點A4，從而指示在寫入操作模式的時間t0 期間這些電路節點被配置成浮置節點。
在寫入操作模式的時間t1 期間，示例性操作300的特徵可在於將資料254寫入至記憶體儲存裝置。如圖3中所說明，示例性操作300將寫入啟用控制訊號260及時脈訊號262置位（例如，設定）為第二邏輯值，從而指示寫入驅動器200將在時間t2 期間在寫入操作模式中操作以將資料254寫入至記憶體儲存裝置。在圖3中所說明的示例性實施例中，在寫入操作模式的時間t2 期間，圖2中所說明的電路節點A3及電路節點A4的特徵可在於不再是浮置電路節點，以在寫入電路系統208與位元線250及位元線252之間形成低阻抗（低Z）路徑。在此種情況中，示例性操作300將資料254（例如，第一邏輯值（諸如邏輯1））傳遞至位元線250上以供在寫入操作模式中寫入至記憶體儲存裝置。類似地，示例性操作300將資料256（例如，第二邏輯值（諸如邏輯0））傳遞至位元線252上以供在寫入操作模式中寫入至記憶體儲存裝置。
在寫入操作模式的時間t2 期間，示例性操作300的特徵可在於再次在寫入操作模式的預充電階段中操作。如圖3中所說明，示例性操作300再次將寫入啟用控制訊號260及時脈訊號262還原置位（例如，設定）為第一邏輯值，從而指示寫入驅動器200將在時間t2 期間再次在寫入操作模式的預充電階段中操作。在圖3中所說明的示例性實施例中，在寫入操作模式的時間t2 期間，圖2中所說明的電路節點A3及電路節點A4的特徵可在於是浮置電路節點，以在寫入操作模式的預充電階段中在寫入電路系統208與位元線250及位元線252之間形成高阻抗（Hi-Z）路徑。圖3中再次使用「X」來說明電路節點A3及電路節點A4，從而指示在寫入操作模式的時間t2 期間這些電路節點被配置成浮置節點。
在寫入操作模式的時間t3 期間，示例性操作300的特徵可再次在於將資料254寫入至記憶體儲存裝置。如圖3中所說明，示例性操作300再次將寫入啟用控制訊號260及時脈訊號262置位（例如，設定）為第二邏輯值，從而指示寫入驅動器200將在時間t3 期間再次在寫入操作模式中操作以將資料254寫入至記憶體儲存裝置。在圖3中所說明的示例性實施例中，在寫入操作模式的時間t2 期間，圖2中所說明的電路節點A3及電路節點A4的特徵可在於不再是浮置電路節點，以在寫入電路系統208與位元線250及位元線252之間形成低阻抗（低Z）路徑。在此種情況中，示例性操作300將資料254（例如，第二邏輯值（諸如邏輯0））傳遞至位元線250上以供在寫入操作模式中寫入至記憶體儲存裝置。類似地，示例性操作300將資料256（例如，第一邏輯值（諸如邏輯1））傳遞至位元線252上以供在寫入操作模式中寫入至記憶體儲存裝置。
第二示例性寫入驅動器可實施於示例性 記憶體儲存裝置內
圖4說明根據本揭露的示例性實施例的可被實施於示例性記憶體儲存裝置內的第二示例性寫入驅動器的方塊圖。在寫入操作模式中，寫入驅動器400將電子資料（例如，第一邏輯值（諸如邏輯1）或第二邏輯值（諸如邏輯0））寫入至記憶體陣列的記憶體單元當中的一個記憶體單元中，諸如記憶體陣列102的記憶體單元106.1.1至記憶體單元106.m.n 中的一者。如上文在圖2中類似地闡述，寫入驅動器400將電子資料分別寫入至與所述記憶體單元對應的位元線（BL）250及位元線252，諸如位元線110.1至位元線110.m 中的一者及
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Figure 02_image003
至
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中的一者。在寫入驅動器400寫入電子資料之前，將位元線250及位元線252充電（亦被稱為預充電）至第一邏輯值（諸如邏輯1）。在寫入操作模式的此預充電階段中，寫入驅動器400與位元線250及位元線252電性隔離，如上文在圖2中類似地闡述。在圖4中所說明的示例性實施例中，寫入驅動器400包括邏輯電路系統202、記憶體單元選擇電路系統204、寫入電路系統208及隔離電路系統402。寫入驅動器400可表示上文在圖1中所述的寫入驅動器104的示例性實施例。寫入驅動器400具有與上文在圖2中所述的寫入驅動器200實質上類似的諸多特徵；因此，下文僅更詳細地論述寫入驅動器400與寫入驅動器200之間的差異。
隔離電路系統402以與上文在圖2中所述的隔離電路系統206實質上類似的方式使得在寫入操作模式的預充電階段期間寫入電路系統208與位元線250及位元線252電性隔離。在圖4中所說明的示例性實施例中，隔離電路系統402包括PMOS場效電晶體P1及PMOS場效電晶體P2。如圖4中所說明，當寫入啟用控制訊號260被置位（亦即，設定）為第二邏輯值（諸如邏輯0）時，PMOS場效電晶體P1及PMOS場效電晶體P2將操作電壓供應VDD 電性耦合至寫入電路系統208。在此種情況中，低阻抗（低Z）路徑形成於寫入電路系統208與位元線250及位元線252，此情形與上文在圖2中所述的隔離電路系統206實質上類似。反之，當寫入啟用控制訊號260被還原置位（亦即，設定）為第一邏輯值（諸如邏輯1），PMOS場效電晶體P1及PMOS場效電晶體P2電性隔離操作電壓供應VDD 與寫入電路系統208。在此種情況中，高阻抗（Hi-Z）路徑形成於寫入電路系統208與位元線250及位元線252之間，此情形與上文在圖2中所述的隔離電路系統206實質上類似。與上文在圖2中所述的隔離電路系統206不同，PMOS場效電晶體P1電性耦合至PMOS場效電晶體P2，如圖4中所說明。在圖4中所說明的示例性實施例中，PMOS場效電晶體P1的源極電性耦合至PMOS場效電晶體P2的源極。當PMOS場效電晶體P1及PMOS場效電晶體P2電性隔離操作電壓供應VDD 與寫入電路系統208時，PMOS場效電晶體P1與PMOS場效電晶體P2的此種耦合使得向第一反相器電路及第二反相器電路提供實質上類似的電位。
第二示例性寫入驅動器的示例性操作
圖5以圖表形式說明根據本揭露的示例性實施例的第一示例性寫入驅動器的示例性操作。如圖5中所說明，示例性操作500以圖表形式說明在寫入操作模式期間寫入驅動器200將第一邏輯值（諸如邏輯1）及第二邏輯值（諸如邏輯0）寫入至記憶體儲存裝置（諸如，上文所述的記憶體儲存裝置100）的操作。
在寫入操作模式的時間t0 期間，示例性操作500的特徵可在於在寫入操作模式的預充電階段中操作。如圖5中所說明，示例性操作500將寫入啟用控制訊號260及時脈訊號262還原置位（例如，設定）為第一邏輯值，從而指示寫入驅動器200將在時間t0 期間在寫入操作模式的預充電階段中操作。在圖5中所說明的示例性實施例中，在寫入操作模式的時間t0 期間，圖4中所說明的電路節點A3及電路節點A4的特徵可在於是浮置電路節點，以在寫入操作模式的預充電階段中在寫入電路系統208與位元線250及位元線252之間形成高阻抗（Hi-Z）路徑。圖5中使用「X」來說明電路節點A3及電路節點A4，從而指示在寫入操作模式的時間t0 期間這些電路節點被配置成浮置節點。且如圖5中所說明，電路節點A3與電路節點A4的特徵可在於處於實質上類似的電位處，所述電位是由上文在圖4中所述的PMOS場效電晶體P1與PMOS場效電晶體P2的電性耦合產生。在示例性實施例中，此實質上類似的電位對應於第一邏輯值（諸如邏輯1）與第二邏輯值（諸如邏輯0）之間的近似中點。
在寫入操作模式的時間t1 期間，示例性操作500的特徵可在於在寫入操作模式的寫入階段中操作，以將資料254寫入至記憶體儲存裝置。如圖5中所說明，示例性操作500將寫入啟用控制訊號260及時脈訊號262置位（例如，設定）為第二邏輯值，從而指示寫入驅動器200將在時間t2 期間在寫入操作模式的寫入階段中操作，以將資料254寫入至記憶體儲存裝置。在圖5中所說明的示例性實施例中，在寫入操作模式的時間t2 期間，圖4中所說明的電路節點A3及電路節點A4的特徵可在於不再是浮置電路節點，以在寫入電路系統208與位元線250及位元線252之間形成低阻抗（低Z）路徑。在此種情況中，示例性操作500將資料254（例如，第一邏輯值（諸如邏輯1））傳遞至位元線250上以供在寫入操作模式中寫入至記憶體儲存裝置。類似地，示例性操作500將資料256（例如，第二邏輯值（諸如邏輯0））傳遞至位元線252上以供在寫入操作模式中寫入至記憶體儲存裝置。
在寫入操作模式的時間t2 期間，示例性操作500的特徵可再次在於在寫入操作模式的預充電階段中操作。如圖5中所說明，示例性操作500再次將入啟用控制訊號260及時脈訊號262還原置位（例如，設定）為第一邏輯值，從而指示寫入驅動器200將在時間t2 期間再次在寫入操作模式的預充電階段中操作。在圖5中所說明的示例性實施例中，在寫入操作模式的時間t2 期間，圖4中所說明的電路節點A3及電路節點A4的特徵可在於是浮置電路節點，以在寫入操作模式的預充電階段中在寫入電路系統208與位元線250及位元線252之間形成高阻抗（Hi-Z）路徑。圖5中再次使用「X」來說明電路節點A3及電路節點A4，從而指示在寫入操作模式的時間t2 期間這些電路節點被配置成浮置節點。且如圖5中所說明，電路節點A3與電路節點A4的特徵可在於處於實質上類似的電位處，所述電位是由上文在圖4中所述的PMOS場效電晶體P1與PMOS場效電晶體P2的電性耦合產生。在示例性實施例中，此實質上類似的電位對應於第一邏輯值（諸如邏輯1）與第二邏輯值（諸如邏輯0）之間的近似中點。
在寫入操作模式的時間t3 期間，示例性操作500的特徵可再次在於在寫入操作模式的寫入階段中操作，以將資料254寫入至記憶體儲存裝置。如圖5中所說明，示例性操作500再次將寫入啟用控制訊號260及時脈訊號262置位（例如，設定）為第二邏輯值，從而指示寫入驅動器200在時間t3 期間再次在寫入操作模式的寫入階段中操作，以將資料254寫入至記憶體儲存裝置。在圖5中所說明的示例性實施例中，在寫入操作模式的時間t2 期間，圖4中所說明的電路節點A3及電路節點A4的特徵可在於不再是浮置電路節點，以在寫入電路系統208與位元線250及位元線252之間形成低阻抗（低Z）路徑。在此種情況中，示例性操作500將資料254（例如，第二邏輯值（諸如邏輯0））傳遞至位元線250上以供在寫入操作模式中寫入至記憶體儲存裝置。類似地，示例性操作500所述將資料256（例如，第一邏輯值（諸如邏輯1））傳遞至位元線252上以供在寫入操作模式中寫入至記憶體儲存裝置。
如上文在圖3中所述，在寫入操作模式的時間t0 及時間t2 期間，電路節點A3及電路節點A4被配置成浮置節點。在圖3中所說明的示例性實施例中，在寫入操作模式的時間t0 及時間t2 期間，電路節點A3浮置至大約第一邏輯值（諸如邏輯1），且電路節點A4浮置至大約第二邏輯值（諸如邏輯0）。如圖3中所說明，在資料254自第一邏輯值（諸如邏輯1）轉變至第二邏輯值（諸如邏輯0）時，電路節點A3自第一邏輯值（諸如邏輯1）轉變至第二邏輯值（諸如邏輯0）。類似地，在資料256自第二邏輯值（諸如邏輯0）轉變至第一邏輯值（諸如邏輯1）時，電路節點A4自第二邏輯值（諸如邏輯0）轉變至第一邏輯值（諸如邏輯1）。
類似地，如上文在圖5中所述，在寫入操作模式的時間t0 及時間t2 期間，電路節點A3及電路節點A4被配置成浮置節點。在圖5中所說明的示例性實施例中，電路節點A3及電路節點A4浮置至第一邏輯值（諸如邏輯1）與第二邏輯值（諸如邏輯0）之間的近似中點。如圖5中所說明，在資料254自第一邏輯值（諸如邏輯1）轉變至第二邏輯值（諸如邏輯0）時，電路節點A3自近似中點轉變至第二邏輯值（諸如邏輯0）。類似地，在資料256自第二邏輯值（諸如邏輯0）轉變至第一邏輯值（諸如邏輯1）時，電路節點A4自近似中點轉變至第一邏輯值（諸如邏輯1）。在一些情況中，圖5中所說明的電路節點A3及電路節點A4的此轉變所消耗的電力較圖3中所說明的電路節點A3及電路節點A4的轉變少，如下文在表1中所示。表 1
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如表1中所說明，「資料改變」表示在四循環週期期間資料254及/或資料256在第一邏輯值（諸如邏輯1）與第二邏輯值（諸如邏輯0）之間轉變的次數。舉例而言，「25%的資料改變」指示在所述四循環週期期間資料254及/或資料256在第一邏輯值（諸如邏輯1）與第二邏輯值（諸如邏輯0）之間轉變一次。上文在圖2及圖3中所述的寫入驅動器200在「25%的資料改變」期間自第二邏輯值（諸如邏輯0）至第一邏輯值經歷電路節點A3及電路節點A4的一次（1）全預充電，在「50%的資料改變」的期間經歷電路節點A3及電路節點A4的兩次（2）全預充電，在「75%的資料改變」的期間經歷電路節點A3及電路節點A4的三次（3）全預充電，且在「100%的資料改變」期間經歷電路節點A3及電路節點的四次（4）全預充電。上文在圖4及圖5中所述的寫入驅動器400在「25%的資料改變」、「50%的資料改變」、「75%的資料改變」及「100%的資料改變」期間自近似中點至第一邏輯值（諸如邏輯1）及/或第二邏輯值（諸如邏輯0）經歷電路節點A3及電路節點A4的四次（4）半預充電。
在一些情況中，如表1中所說明，在所述四個循環週期期間在「25%的資料改變」、「50%的資料改變」、「75%的資料改變」及「100%的資料改變」期間，寫入驅動器200及/或寫入驅動器400相較於經歷其內部電路節點的四次（4）全預充電的傳統寫入驅動器而言節約電力。如表1中所示，相較於在「25%的資料改變」、「50%的資料改變」、「75%的資料改變」及「100%的資料改變」期間傳統寫入驅動器的內部電路節點的四次（4）全預充電所需的電力而言，寫入驅動器200：在「25%的資料改變」期間，就其電路節點A3及電路節點A4的一次（1）全預充電而言具有75%的電力節省比率；在「50%的資料改變」期間，就其電路節點A3及電路節點A4的兩次（2）全預充電而言具有50%的電力節省比率；在「75%的資料改變」期間，就其電路節點A3及電路節點A4的三次（3）全預充電而言具有25%的電力節省比率；且在「100%的資料改變」期間，就其電路節點A3及電路節點A4的四次（4）全預充電而言具有0%的電力節省比率。相較於在「25%的資料改變」、「50%的資料改變」、「75%的資料改變」及「100%的資料改變」期間傳統寫入驅動器的內部電路節點的四次（4）全預充電所需的電力，在「25%的資料改變」、「50%的資料改變」、「75%的資料改變」及「100%的資料改變」期間寫入驅動器400就其電路節點A3及電路節點A4的四次（4）半預充電（等效於兩次（2）全預充電）而言具有50%的電力節省比率。
示例性 記憶體儲存裝置的 示例性操作控制流程
圖6說明根據本揭露的示例性實施例的示例性記憶體儲存裝置的示例性運作的流程圖。本揭露並不僅限於此操作說明。而是，熟習相關技術者將明瞭，其他操作控制流程在本揭露的範疇及精神內。以下論述闡述在寫入操作模式中運作的示例性記憶體儲存裝置（諸如，上文在圖1中所述的記憶體儲存裝置100）的示例性操作控制流程600。
在操作602處，操作控制流程600進入至寫入操作模式的預充電階段中。舉例而言，操作控制流程600可將示例性記憶體儲存裝置的各種控制訊號（諸如，寫入啟用控制訊號260及/或時脈訊號262）還原置位（例如，設定）為第一邏輯值，以進入至寫入操作模式的預充電階段中。在圖6中所說明的示例性實施例中，操作控制流程600將字元線（諸如，字元線108.1至字元線108.n 當中的字元線中的一者）置位，以選擇示例性記憶體儲存裝置的記憶體單元（諸如，記憶體單元106.1.1至記憶體單元106.m.n 中的一者）。此後，操作控制流程600在寫入操作模式的預充電階段中將位元線（諸如，上文在圖1中所述的位元線110.1至位元線110.m 當中的位元線中的一者）及對應的位元線（諸如，上文在圖1中所述的
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至
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中的一者）充電（亦被稱為預充電）至第一邏輯值（諸如邏輯1）。
在操作604處，操作控制流程600電性隔離示例性記憶體儲存裝置的寫入驅動器（諸如，寫入驅動器104）與操作602的位元線及對應的位元線。操作控制流程600在操作604處有效地在寫入驅動器與位元線及對應的位元線之間提供高阻抗（Hi-Z）路徑，如上文在圖1中所述。
在操作606處，操作控制流程600進入至寫入操作模式的寫入階段中。舉例而言，操作控制流程600可將操作602的各種控制訊號置位（例如，設定）為第二邏輯值以進入至寫入操作模式的寫入階段中。在寫入操作模式的寫入階段期間，操作控制流程600將操作604的寫入驅動器電性耦合至操作602的位元線及對應的位元線，以允許操作604的寫入驅動器將電子資料（例如，第一邏輯值（諸如邏輯1）或第二邏輯值（諸如邏輯0））寫入至操作602的記憶體單元中。在操作606處，操作控制流程600有效地在操作604的寫入驅動器與操作602的位元線及對應的位元線之間提供低阻抗（低Z）路徑，如上文在圖1中所述。
在操作608處，操作控制流程600在寫入操作模式的寫入階段中將操作602的位元線及對應的位元線上的電子資料寫入至操作602的記憶體單元中。總結
前述詳細說明揭示一種具有記憶體單元及寫入驅動器的記憶體儲存裝置。所述寫入驅動器在寫入操作模式的預充電階段期間與所述記憶體單元隔離，且在寫入操作模式的寫入階段期間耦合至所述記憶體單元。記憶體儲存裝置在寫入操作模式的預充電階段期間將記憶體單元與寫入驅動器之間的資料線充電至一邏輯值。寫入驅動器在寫入操作模式的寫入階段期間將資料寫入至記憶體單元。
前述詳細說明另外揭示一種用於記憶體儲存裝置的寫入驅動器。所述寫入驅動器包括寫入電路系統及隔離電路系統。寫入電路系統在寫入操作模式的寫入階段期間將資料寫入至記憶體單元。所述隔離電路系統在寫入操作模式的預充電階段期間隔離寫入電路系統與操作電壓供應以隔離寫入電路系統與記憶體單元，且在寫入操作模式的寫入階段期間將寫入電路系統耦合至操作電壓供應以將寫入電路系統耦合至記憶體單元。記憶體儲存裝置在寫入操作模式的預充電階段期間將記憶體單元與寫入驅動器之間的資料線充電至一邏輯值。
前述詳細說明更揭示一種操作記憶體儲存裝置的方法。所述方法包括：在寫入操作模式的預充電階段期間，隔離寫入驅動器與位於記憶體單元與寫入驅動器之間的資料線；在寫入操作模式的預充電階段期間，將所述資料線充電至一邏輯值；在寫入操作模式的寫入階段期間，將寫入驅動器耦合至資料線；及在寫入操作模式的寫入階段期間，將資料自寫入驅動器寫入至記憶體單元。
本揭露的一實施例為一種記憶體儲存裝置，包括記憶體單元以及寫入驅動器。寫入驅動器被配置成在寫入操作模式的預充電階段期間與記憶體單元隔離，其中記憶體儲存裝置被配置成在寫入操作模式的預充電階段期間將位於記憶體單元與寫入驅動器之間的資料線充電至一邏輯值，且在寫入操作模式的寫入階段期間耦合至記憶體單元，寫入驅動器更被配置成在寫入操作模式的寫入階段期間將資料寫入至記憶體單元。在一實施例中，其中寫入驅動器被配置成在寫入驅動器與記憶體單元之間提供高阻抗路徑，以隔離寫入驅動器與記憶體單元。在一實施例中，其中高阻抗路徑是在百萬歐姆（MΩ）量級。在一實施例中，其中寫入驅動器的輸出電路節點的特徵在於是浮置電路節點，以形成高阻抗路徑。在一實施例中，其中浮置電路節點被配置成防止記憶體單元與寫入驅動器之間出現不期望的洩漏路徑。在一實施例中，其中寫入驅動器被配置成在寫入驅動器與記憶體單元之間提供低阻抗路徑，以將寫入驅動器耦合至記憶體單元。在一實施例中，其中低阻抗路徑是在歐姆（Ω）量級。在一實施例中，其中寫入驅動器包括寫入電路系統以及隔離電路系統。寫入電路系統被配置成在寫入操作模式的寫入階段期間將資料寫入至記憶體單元。隔離電路系統被配置成在寫入操作模式的預充電階段期間隔離寫入電路系統與操作電壓供應，以隔離寫入電路系統與記憶體單元，並且隔離電路系統被配置成在寫入操作模式的寫入階段期間將寫入電路系統耦合至操作電壓供應，以將寫入電路系統耦合至記憶體單元。在一實施例中，其中寫入電路系統包括p型金屬氧化物半導體（PMOS）場效電晶體及n型金屬氧化物半導體（NMOS）場效電晶體。p型金屬氧化物半導體場效電晶體與n型金屬氧化物半導體場效電晶體被排列成形成反相器。其中隔離電路系統更被配置成在寫入操作模式的預充電階段期間隔離p型金屬氧化物半導體場效電晶體與操作電壓供應，並且隔離電路系統更被配置成在寫入操作模式的寫入階段期間將p型金屬氧化物半導體場效電晶體耦合至操作電壓供應，以將寫入電路系統耦合至記憶體單元。在一實施例中，其中隔離電路系統包括p型金屬氧化物半導體（PMOS）場效電晶體。p型金屬氧化物半導體（PMOS）場效電晶體被配置成在寫入操作模式的預充電階段期間隔離寫入電路系統與操作電壓供應，以隔離寫入電路系統與記憶體單元，且p型金屬氧化物半導體（PMOS）場效電晶體被配置成在寫入操作模式的寫入階段期間將寫入電路系統耦合至操作電壓供應，以將寫入電路系統耦合至記憶體單元。在一實施例中，其中記憶體單元來自記憶體陣列的多個記憶體單元當中，且其中記憶體儲存裝置被配置成將資料線置位以選擇記憶體單元。
本揭露的另一實施例為一種用於記憶體儲存裝置的寫入驅動器。寫入驅動器包括寫入電路系統以及隔離電路系統。寫入電路系統被配置成在寫入操作模式的寫入階段期間將資料寫入至記憶體單元。隔離電路系統被配置成在寫入操作模式的預充電階段期間隔離寫入電路系統與操作電壓供應，以隔離寫入電路系統與記憶體單元，其中記憶體儲存裝置被配置成在寫入操作模式的預充電階段期間將位於記憶體單元與寫入驅動器之間的資料線充電至一邏輯值。且隔離電路系統被配置成在寫入操作模式的寫入階段期間將寫入電路系統耦合至操作電壓供應，以將寫入電路系統耦合至記憶體單元。在一實施例中，其中隔離電路系統包括p型金屬氧化物半導體（PMOS）場效電晶體。p型金屬氧化物半導體（PMOS）場效電晶體被配置成在寫入操作模式的預充電階段期間隔離寫入電路系統與操作電壓供應，以隔離寫入電路系統與記憶體單元，且p型金屬氧化物半導體（PMOS）場效電晶體被配置成在寫入操作模式的寫入階段期間將寫入電路系統耦合至操作電壓供應，以將寫入電路系統耦合至記憶體單元。在一實施例中，其中寫入電路系統包括p型金屬氧化物半導體（PMOS）場效電晶體及n型金屬氧化物半導體（NMOS）場效電晶體，p型金屬氧化物半導體場效電晶體與n型金屬氧化物半導體場效電晶體被排列成形成反相器。其中隔離電路系統更被配置成在寫入操作模式的預充電階段期間隔離p型金屬氧化物半導體場效電晶體與操作電壓供應，且隔離電路系統更被配置成在寫入操作模式的寫入階段期間將p型金屬氧化物半導體場效電晶體耦合至操作電壓供應，以將寫入電路系統耦合至記憶體單元。在一實施例中，其中隔離電路系統被配置成在寫入操作模式的預充電階段期間隔離寫入電路系統與操作電壓供應，以隔離寫入電路系統與資料線，且隔離電路系統被配置成在寫入操作模式的寫入階段期間將寫入電路系統耦合至操作電壓供應，以將寫入電路系統耦合至資料線。
本揭露的又一實施例為一種操作記憶體儲存裝置的方法。方法包括以下步驟。在寫入操作模式的預充電階段期間，藉由記憶體儲存裝置隔離寫入驅動器與位於記憶體單元與寫入驅動器之間的資料線。在寫入操作模式的預充電階段期間，藉由記憶體儲存裝置將資料線充電至一邏輯值。在寫入操作模式的寫入階段期間，藉由記憶體儲存裝置將寫入驅動器耦合至資料線。在寫入操作模式的寫入階段期間，藉由記憶體儲存裝置將資料自寫入驅動器寫入至記憶體單元。在一實施例中，其中隔離包括在寫入操作模式的預充電階段期間隔離寫入驅動器與操作電壓供應，以在寫入驅動器與記憶體單元之間提供高阻抗路徑。在一實施例中，其中高阻抗路徑是在百萬歐姆（MΩ）量級。在一實施例中，其中耦合包括在寫入操作模式的寫入階段期間將寫入驅動器耦合至操作電壓供應，以在寫入驅動器與記憶體單元之間提供低阻抗路徑。在一些實施例中，其中低阻抗路徑是在歐姆（Ω）量級。
前述詳細說明參考附圖來說明符合本揭露的示例性實施例。在前述詳細說明中提及「示例性實施例」指示，所述示例性實施例可包括特定的特徵、結構或特性，但每一示例性實施例可不一定皆包括所述特定的特徵、結構或特性。此外，這些片語未必指代同一示例性實施例。此外，可獨立地包括或與無論是否得以明確闡述的其他示例性實施例的特徵、結構或特性呈任何組合地包括結合示例性實施例所闡述的任何特徵、結構或特性。
前述詳細說明並不意在進行限制。而是，本揭露的範疇僅根據以下申請專利範圍及其等效形式來加以界定。應瞭解，前述詳細說明及所附發明摘要章節旨在用於解釋申請專利範圍。揭露摘要章節可陳述本揭露的一個或多個但非所有的示例性實施例，且因此絕不旨在限制本揭露及以下申請專利範圍及其等效形式。
已出於說明目的而提供前述詳細說明內所述的示例性實施例，且所述示例性實施例並不旨在進行限制。可存在其他示例性實施例，且可對所述示例性實施例進行潤飾，而此在本揭露的精神及範疇內。已在功能性構成區塊的輔助下闡述前述詳細說明，所述功能性構成區塊說明指定功能的實施方案及功能的關係。為便於說明起見，本文中已任意地界定這些功能性構成區塊的邊界。可界定其他邊界，只要能恰當地執行指定功能及其關係即可。
可以硬體、韌體、軟體或其任何組合實施本揭露的實施例。亦可按照機器可讀媒體上所儲存的指令實施本揭露的實施例，所述指令可由一個或多個處理器讀取並施行。機器可讀媒體可包括用於以機器（例如，計算電路系統）可讀取的形式儲存或發送資訊的任何機構。舉例而言，機器可讀媒體可包括非暫態機器可讀媒體，諸如唯讀記憶體（ROM）；隨機存取記憶體（RAM）；磁碟儲存媒體；光學儲存媒體；快閃記憶體裝置等。舉另一實例，機器可讀媒體可包括暫態機器可讀媒體，如電性訊號、光學訊號、聽覺訊號或其他形式的傳播訊號（例如，載波、紅外線訊號、數位訊號等）。此外，本文中可在執行某些動作時闡述韌體、軟體、常式、指令。然而應瞭解，這些說明僅是為方便起見，且這些動作事實上是源自計算裝置、處理器、控制器或施行韌體、軟體、常式、指令等的其他裝置。
前述詳細說明充分地揭露了本揭露的大致性質，可在不背離本揭露的精神及範疇的情況下通過應用熟習相關技術者的知識針對各種應用容易地修改及/或改動該些示例性實施例，但不應進行過度實驗。因此，基於本文中所呈現的教示及引導，該些改動及潤飾旨在涵蓋於示例性實施例的含義及多個等效形式內。應理解，本文中的片語或用語是出於說明目的並非出於限制目的，因此本說明書的用語或片語應由熟習相關技術者鑒於本文中的教示來加以解釋。
100‧‧‧記憶體儲存裝置 102‧‧‧記憶體陣列 104、200、400‧‧‧寫入驅動器 106.1.1至106.m.n‧‧‧記憶體單元 108.1至108.n‧‧‧字元線 110.1至110.m、250、252‧‧‧位元線 202‧‧‧邏輯電路系統 204‧‧‧選擇電路系統 206、402‧‧‧隔離電路系統 208‧‧‧寫入電路系統 254、256‧‧‧資料 258‧‧‧選擇控制訊號 260‧‧‧寫入啟用控制訊號 262‧‧‧時脈訊號 300、500‧‧‧示例性操作 600‧‧‧操作控制流程 602、604、606、608‧‧‧操作 A1、A2、A3、A4‧‧‧電路節點 N1、N2、N3、N4‧‧‧n型金屬氧化物半導體場效電晶體 P1、P2、P3、P4‧‧‧p型金屬氧化物半導體場效電晶體t0、t1、t2、t3‧‧‧時間 U1、U2、U3‧‧‧邏輯反或閘 VDD‧‧‧操作電壓供應
結合附圖進行閱讀，自以下詳細說明更好地理解本揭露的態樣。注意，根據行業中的標準慣例，各種特徵不按比例繪製。事實上，為論述的清晰起見，可任意地增大或減小各種特徵的尺寸。
圖1說明根據本揭露的示例性實施例的示例性記憶體儲存裝置的方塊圖。
圖2說明根據本揭露的示例性實施例的可被實施於示例性記憶體儲存裝置內的第一示例性寫入驅動器的方塊圖。
圖3以圖表形式說明根據本揭露的示例性實施例的第一示例性寫入驅動器的示例性操作。
圖4說明根據本揭露的示例性實施例的可被實施於示例性記憶體儲存裝置內的第二示例性寫入驅動器的方塊圖。
圖5以圖表形式說明根據本揭露的示例性實施例的第二示例性寫入驅動器的示例性操作。
圖6說明根據本揭露的示例性實施例的示例性記憶體儲存裝置的示例性運作的流程圖。
200‧‧‧寫入驅動器
202‧‧‧邏輯電路系統
204‧‧‧選擇電路系統
206‧‧‧隔離電路系統
208‧‧‧寫入電路系統
250、252‧‧‧位元線
254、256‧‧‧資料
258‧‧‧選擇控制訊號
260‧‧‧寫入啟用控制訊號
262‧‧‧時脈訊號
A1、A2、A3、A4‧‧‧電路節點
N1、N2、N3、N4‧‧‧n型金屬氧化物半導體場效電晶體
P1、P2、P3、P4‧‧‧p型金屬氧化物半導體場效電晶體
U1、U2、U3‧‧‧邏輯反或閘
VDD‧‧‧操作電壓供應

Claims (20)

  1. 一種記憶體儲存裝置，包括： 記憶體單元；以及 寫入驅動器，被配置成： 在寫入操作模式的預充電階段期間與所述記憶體單元隔離，其中所述記憶體儲存裝置被配置成在所述寫入操作模式的所述預充電階段期間將位於所述記憶體單元與所述寫入驅動器之間的資料線充電至一邏輯值，且 在所述寫入操作模式的寫入階段期間耦合至所述記憶體單元，所述寫入驅動器更被配置成在所述寫入操作模式的所述寫入階段期間將資料寫入至所述記憶體單元。
  2. 根據申請專利範圍第1項所述的記憶體儲存裝置，其中所述寫入驅動器被配置成在所述寫入驅動器與所述記憶體單元之間提供高阻抗路徑，以隔離所述寫入驅動器與所述記憶體單元。
  3. 根據申請專利範圍第2項所述的記憶體儲存裝置，其中所述高阻抗路徑是在百萬歐姆（MΩ）量級。
  4. 根據申請專利範圍第2項所述的記憶體儲存裝置，其中所述寫入驅動器的輸出電路節點的特徵在於是浮置電路節點，以形成所述高阻抗路徑。
  5. 根據申請專利範圍第4項所述的記憶體儲存裝置，其中所述浮置電路節點被配置成防止所述記憶體單元與所述寫入驅動器之間出現不期望的洩漏路徑。
  6. 根據申請專利範圍第1項所述的記憶體儲存裝置，其中所述寫入驅動器被配置成在所述寫入驅動器與所述記憶體單元之間提供低阻抗路徑，以將所述寫入驅動器耦合至所述記憶體單元。
  7. 根據申請專利範圍第6項所述的記憶體儲存裝置，其中所述低阻抗路徑是在歐姆（Ω）量級。
  8. 根據申請專利範圍第1項所述的記憶體儲存裝置，其中所述寫入驅動器包括： 寫入電路系統，被配置成在所述寫入操作模式的所述寫入階段期間將所述資料寫入至所述記憶體單元；以及 隔離電路系統，被配置成： 在所述寫入操作模式的所述預充電階段期間隔離所述寫入電路系統與操作電壓供應，以隔離所述寫入電路系統與所述記憶體單元；且 在所述寫入操作模式的所述寫入階段期間將所述寫入電路系統耦合至所述操作電壓供應，以將所述寫入電路系統耦合至所述記憶體單元。
  9. 根據申請專利範圍第8項所述的記憶體儲存裝置，其中所述寫入電路系統包括： p型金屬氧化物半導體（PMOS）場效電晶體及n型金屬氧化物半導體（NMOS）場效電晶體，所述p型金屬氧化物半導體場效電晶體與所述n型金屬氧化物半導體場效電晶體被排列成形成反相器； 其中所述隔離電路系統更被配置成： 在所述寫入操作模式的所述預充電階段期間隔離所述p型金屬氧化物半導體場效電晶體與所述操作電壓供應，且 在所述寫入操作模式的所述寫入階段期間將所述p型金屬氧化物半導體場效電晶體耦合至所述操作電壓供應，以將所述寫入電路系統耦合至所述記憶體單元。
  10. 根據申請專利範圍第8項所述的記憶體儲存裝置，其中所述隔離電路系統包括： p型金屬氧化物半導體（PMOS）場效電晶體，被配置成 在所述寫入操作模式的所述預充電階段期間隔離所述寫入電路系統與所述操作電壓供應，以隔離所述寫入電路系統與所述記憶體單元，且 在所述寫入操作模式的所述寫入階段期間將所述寫入電路系統耦合至所述操作電壓供應，以將所述寫入電路系統耦合至所述記憶體單元。
  11. 根據申請專利範圍第1項所述的記憶體儲存裝置，其中所述記憶體單元來自記憶體陣列的多個記憶體單元當中，且 其中所述記憶體儲存裝置被配置成將所述資料線置位以選擇所述記憶體單元。
  12. 一種用於記憶體儲存裝置的寫入驅動器，所述寫入驅動器包括： 寫入電路系統，被配置成在寫入操作模式的寫入階段期間將資料寫入至記憶體單元；以及 隔離電路系統，被配置成： 在所述寫入操作模式的預充電階段期間隔離所述寫入電路系統與操作電壓供應，以隔離所述寫入電路系統與所述記憶體單元，其中所述記憶體儲存裝置被配置成在所述寫入操作模式的所述預充電階段期間將位於所述記憶體單元與所述寫入驅動器之間的資料線充電至一邏輯值；且 在所述寫入操作模式的所述寫入階段期間將所述寫入電路系統耦合至所述操作電壓供應，以將所述寫入電路系統耦合至所述記憶體單元。
  13. 根據申請專利範圍第12項所述的寫入驅動器，其中所述隔離電路系統包括： p型金屬氧化物半導體（PMOS）場效電晶體，被配置成： 在所述寫入操作模式的所述預充電階段期間隔離所述寫入電路系統與所述操作電壓供應，以隔離所述寫入電路系統與所述記憶體單元，且 在所述寫入操作模式的所述寫入階段期間將所述寫入電路系統耦合至所述操作電壓供應，以將所述寫入電路系統耦合至所述記憶體單元。
  14. 根據申請專利範圍第12項所述的寫入驅動器，其中所述寫入電路系統包括： p型金屬氧化物半導體（PMOS）場效電晶體及n型金屬氧化物半導體（NMOS）場效電晶體，所述p型金屬氧化物半導體場效電晶體與所述n型金屬氧化物半導體場效電晶體被排列成形成反相器； 其中所述隔離電路系統更被配置成： 在所述寫入操作模式的所述預充電階段期間隔離所述p型金屬氧化物半導體場效電晶體與所述操作電壓供應，且 在所述寫入操作模式的所述寫入階段期間將所述p型金屬氧化物半導體場效電晶體耦合至所述操作電壓供應，以將所述寫入電路系統耦合至所述記憶體單元。
  15. 根據申請專利範圍第12項所述的寫入驅動器，其中所述隔離電路系統被配置成： 在所述寫入操作模式的所述預充電階段期間隔離所述寫入電路系統與所述操作電壓供應，以隔離所述寫入電路系統與所述資料線；且 在所述寫入操作模式的所述寫入階段期間將所述寫入電路系統耦合至所述操作電壓供應，以將所述寫入電路系統耦合至所述資料線。
  16. 一種操作記憶體儲存裝置的方法，所述方法包括： 在寫入操作模式的預充電階段期間，藉由所述記憶體儲存裝置隔離寫入驅動器與位於記憶體單元與所述寫入驅動器之間的資料線； 在所述寫入操作模式的所述預充電階段期間，藉由所述記憶體儲存裝置將所述資料線充電至一邏輯值； 在所述寫入操作模式的寫入階段期間，藉由所述記憶體儲存裝置將所述寫入驅動器耦合至所述資料線；以及 在所述寫入操作模式的所述寫入階段期間，藉由所述記憶體儲存裝置將資料自所述寫入驅動器寫入至所述記憶體單元。
  17. 根據申請專利範圍第16項所述的操作記憶體儲存裝置的方法，其中所述隔離包括： 在所述寫入操作模式的所述預充電階段期間隔離所述寫入驅動器與操作電壓供應，以在所述寫入驅動器與所述記憶體單元之間提供高阻抗路徑。
  18. 根據申請專利範圍第17項所述的操作記憶體儲存裝置的方法，其中所述高阻抗路徑是在百萬歐姆（MΩ）量級。
  19. 根據申請專利範圍第16項所述的操作記憶體儲存裝置的方法，其中所述耦合包括： 在所述寫入操作模式的所述寫入階段期間將所述寫入驅動器耦合至操作電壓供應，以在所述寫入驅動器與所述記憶體單元之間提供低阻抗路徑。
  20. 根據申請專利範圍第19項所述的操作記憶體儲存裝置的方法，其中所述低阻抗路徑是在歐姆（Ω）量級。
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