TW202147308A - 利用位元線的寫入輔助方案 - Google Patents

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梁斌
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Abstract

給出了具有改進的寫入輔助方案的方法及器具。一種器具包括：電源節點，其被組態以將來自電源的電力提供給一個記憶體單元，以儲存數據；位元線，其被組態以在寫入操作中向該一個記憶體單元提供寫入數據；以及放電電路，其被組態以基於寫入數據，選擇性地將電源節點向該位元線放電。一種利用寫入輔助方案向記憶體單元內進行寫入的方法包括：從電源經由電源節點向一個記憶體單元提供電力，以儲存數據；在寫入操作中經由位元線向該一個記憶體單元提供寫入數據；以及基於寫入數據選擇性地將電源節點向該位元線放電。

Description

利用位元線的寫入輔助方案
本公開內容總體上係關於具有改進的寫入輔助方案的方法及器具，更具體地係關於被組態以降低電源節點上的電壓來輔助寫入操作的記憶體。
計算裝置（例如，膝上型電腦、行動電話等）可包括一個或多個處理器，以履行各種功能，諸如電話、無線數據通信、人工智慧及相機/視頻功能等。記憶體係計算器具之重要組件。一個處理器可耦接至該記憶體，以履行前述計算功能。例如，一個處理器可從該記憶體取出指令，以履行計算功能，及/或可在該記憶體內儲存用於處理該等計算功能的臨時數據，等等。記憶體之性能的改進同樣將改進該計算器具。
此發明內容識別了一些例示性態樣之特徵，而非對所揭示的標的之排他性或窮舉性描述。亦描述了額外的特徵及態樣，並且它們對於閱讀了下文的具體實施方式部分並且查看了形成其部分的附圖之後的本領域技術人員而言將變得顯而易見。
根據至少一個實施例的器具包括：多個記憶體單元；電源節點，其被組態以將來自電源的電力提供給該多個記憶體單元之一個或多個或者全部記憶體單元，以儲存數據；位元線，其被組態以在寫入操作中向一個記憶體單元提供寫入數據；以及放電電路，其被組態以基於寫入數據選擇性地將電源節點向該位元線放電（例如，電荷從電源節點向該位元線移動）。
一種利用寫入輔助方案向記憶體單元內寫入的方法包括：經由電源節點將來自電源的電力提供給複數記憶體單元之一個記憶體單元，以儲存數據；在寫入操作中經由位元線向該一個記憶體單元提供寫入數據；以及基於寫入數據選擇性地將電源節點向該位元線放電。
根據至少一個實施例的另一器具包括：多個記憶體單元；電源節點，其被組態以將來自電源的電力提供給該複數記憶體單元之一個記憶體單元，以記憶體數據；一對位元線，其被組態以在寫入操作中向一個記憶體單元提供寫入數據；放電電路，其被組態以在該寫入操作中選擇性地將從該電源節點下拉的電荷之至少一部分釋放給該對位元線之一條位元線。
本專利申請主張2020年4月29日提交的名稱為“WRITE ASSIST SCHEME WITH BITLINE”的非臨時申請第16/862,238號的優先權，該非臨時申請轉讓給本申請的受讓人並且據此藉由引用將其明確併入本文。
下文聯繫隨附圖式闡述的實施方式部分意在描述各種組態，而非意在表示僅有的可實踐本文描述的構思的組態。此實施方式部分包括用於提供對各種構思之透徹理解的具體細節。然而，對本領域技術人員將顯而易見，此等構思可在無需此等具體細節而被實踐。在一些個例中，習知的結構及組件被以方塊圖形式示出，以避免對如是構思造成模糊。
如本文所使用的，處於動詞“耦接”之各種時態當中的詞語“耦接至”可指元件A 直接連接至元件B ，或者其他元件可連接在元件A 與B 之間（即，元件A 與元件B 間接連接），以操作某些預期功能。例如，詞語“耦接的”可指元件A 與B 通信或者具有資訊傳遞，其要麼直接進行，要麼經由其他元件進行。
詞語“電性連接的”可指具有在元件A 與B 之間流動的電流，或者可組態以使電流在元件A 與B 之間流動。在一些實例中，詞語“電性連接的”可指元件A 與B 之間的電能之轉移，以操作某些預期功能。例如，除了經由導線、跡線或者其他導電材料或組件來連接之外，元件A 與B 亦可經由電阻器、電晶體或電感器連接。
詞語“第一”、“第二”、“第三”等的採用係為易於參考，而可不攜帶實質意義。相似地，用於組件/模組的名稱可為易於參考而採取，而可能並不對組件/模組構成限制。例如，如是非限制性名稱可包括“放電”電晶體及/或“控制”電晶體；等等。在一些實例中，本公開內容中給出的模組及組件可為藉由電路實作。如是電路可至少部分地根據軟體/韌體指令進行操作。
詞語“匯流排系統”及/或“信號連接”可規定由其耦接的元件可在其間直接或間接交換資訊。如此，詞語“匯流排系統”及/或“信號連接”可包含多種實體連接以及諸如緩衝器、鎖存器、暫存器等的居間級。
在本公開內容中，記憶體可與處理器一起嵌入到半導體裸晶內，或者可為不同於處理器的半導體裸晶之部分。記憶體可履行各種功能。例如，記憶體可被用作快取、暫存器檔案或儲存器。記憶體可具有各種類型。例如，記憶體可為靜態隨機存取記憶體（SRAM）、動態隨機存取記憶體（DRAM）、磁隨機存取記憶體（MRAM）、NAND快閃記憶體或NOR快閃記憶體等。
隨著半導體製程的進步，記憶體中的寫入操作正在變得越來越困難。例如，更低的電源電壓縮減了寫入邊限。在一些實例中，寫入邊限可指允許將數據正確地寫入到記憶體單元內的容差（例如，就信號定時、電壓電平等等而言）。此外，在FinFET製程中，不能像先前製程中那樣容易地調整記憶體單元中的p型電晶體及n型電晶體之比例。寫入輔助方案被開發出來，以改進先進半導體製程中的寫入邊限。一種如是寫入輔助方案將記憶體單元之電源節點上的電壓下拉，以改進寫入邊限。降低的電壓將改進向記憶體單元內的數據寫入。然而，將電源節點上的電壓下拉導致了不必要的也不希望發生的功耗。
將給出利用改進的寫入輔助方案的方法及器具。在一些實例中，將電源節點之電壓向位元線放電（例如，下降），該位元線被組態以將寫入數據攜帶至該記憶體單元，該寫入數據導致該位元線受到上拉或者導致該位元線被組態為受到上拉。相應地，從該電源節點釋放的電荷可被使用以在寫入操作中將該位元線充電（例如，將其上拉）。按照如是方式，降低了功耗。
在本公開內容中藉由靜態隨機存取記憶體（SRAM）及對其的寫入操作之非限制性實例給出了方法及器具，以說明改進的寫入輔助方案之各個態樣。圖1繪示根據本公開內容之某些態樣的併入了至少一個處理器102以及記憶體110的器具100。器具100可包括（例如）計算系統（例如，伺服器、數據中心、桌上型計算機）、行動計算裝置（例如，膝上型電腦、蜂巢電話、車輛等）、物聯網裝置、虛擬實境（VR）系統或者擴增實境（AR）系統之一者。處理器102可包括處理邏輯的集合或者一個或多個中央處理單元。圖1繪示器具100併入了至少一個處理器102，至少一個處理器102經由匯流排系統104耦接至記憶體110。該至少一個處理器102及記憶體110可處於同一半導體裸晶上或者不同裸晶上。該至少一個處理器102可耦接至記憶體110，以履行計算功能，諸如數據處理、數據通信、圖像顯示、相機、AR或VR渲染、圖形處理等之一者。例如，記憶體110可儲存供該至少一個處理器102履行前述計算功能的指令或數據。
圖2繪示根據本公開內容之某些態樣的圖1之記憶體110之功能區塊。藉由舉例之方式，給出記憶體110為具有記憶體陣列212的SRAM。出於說明的目的，所示出的記憶體110被組態為具有1位元存取（每次存取讀取或寫入一位元）。對於每次存取，記憶體110可讀取或寫入多個位元（例如，x8、x16、x32）。記憶體陣列212包括按多個列（作為實例被標示為“列”）及多個行（作為實例被標示為“行”）佈置的多個記憶體單元214（例如，214_1_1到214_ 2m _2n ）。每一記憶體單元214可儲存一個數據位元（邏輯一或邏輯零）。如所繪示的，記憶體陣列212包括2n 個列及2m 個行。在一些實例中，“m”及“n”可為大於或等於一的整數。為了存取記憶體單元214，記憶體110可包括列解碼器222、字線驅動電路224（圖2中被示為WL驅動電路224）、行解碼器226、多工器228、寫入驅動器221及/或感測放大器229。圖2進一步繪示數據輸入/輸出匯流排230，其用以向/從記憶體110提供/接收數據。在一些實例中，數據輸入/輸出匯流排230可耦接至匯流排系統104（圖1），從而將從記憶體110讀取的數據提供給該至少一個處理器102（或者從該至少一個處理器102接收要寫入到記憶體110的數據）。
記憶體110可被組態以接收位址作為輸入，以存取對應於該位址的（一個或多個）記憶體單元214（例如，對其讀取或寫入）。列解碼器222可被組態以接收作為列位址的n 位元位址，解碼列位址，並且將經解碼的列位址223提供給字線驅動電路224。字線驅動電路224可被組態以向2n 條字線（WL_1到WL_2n ）輸出。字線WL_1到WL_2n 之每一者可耦接至對應的一列記憶體單元214，以實施讀取或寫入操作（例如，從其啟用對該列的存取）。行解碼器226可被組態以接收作為行位址的m 位元位址，解碼行位址，並且輸出經解碼的行位址227，從而在2m 個行的數據中進行選擇。
每一記憶體單元214可被組態以電性連接至或耦接至位元線對BL及BLB，並且每一行記憶體單元214可被組態以共享相同的位元線對BL及BLB。因此，在圖2中，有2m 個位元線對（例如，BL_1到BL_2m ；BLB_1到BLB_2m ）。在存取中，字線驅動電路224可被組態以將一定電壓電平提供到（例如，驅動或者影響到）WL_1到WL_2nn 中的由列位址選擇的一條字線上，從而存取耦接至該條字線的一列記憶體單元214（例如，以促進對耦接至該條字線的該列記憶體單元214的讀取或寫入操作）。對於讀取存取（例如，記憶體110正處於讀取操作當中），該列記憶體單元214可被組態以將所儲存的數據提供到該2m 個位元線對BL及BLB上。對於寫入存取（例如，記憶體110正處於寫入操作當中），寫入數據可被提供到這2m 個位元線對BL及BLB上，並且被寫入到該列記憶體單元214內。
多工器228可被組態以基於經解碼的行位址227選擇一個位元線對BL及BLB，以用於讀取及/或寫入存取。在讀取操作中，多工器228可被組態以選擇一個位元線對BL及BLB，並且將選定的位元線對BL及BLB上的數據作為讀取數據提供給感測放大器229。感測放大器229可被組態以經由多工器228放大及/或儲存來自記憶體陣列212的讀取數據，並且將經放大的讀取數據輸出到數據輸入/輸出匯流排230上。在寫入操作中，寫入驅動器221可被組態以接收來自數據輸入/輸出匯流排230的輸入數據，並且將其作為寫入數據輸出至多工器228。多工器228可被組態以選擇一個位元線對BL及BLB（基於經解碼的行位址227），從而將寫入數據提供給選定的位元線對BL及BLB。
圖3繪示根據本公開內容之某些態樣的圖2之記憶體單元214。圖3繪示具有p型電晶體336、p型電晶體337、n型電晶體338、n型電晶體339以及存取電晶體346及348的記憶體單元214。記憶體單元214可被組態為藉由電源電壓VDD經由電源節點325及接地受到供電。記憶體單元214可被組態成兩個交叉耦接的反相器332及334，以儲存數據。p型電晶體336及n型電晶體338可被組態成反相器332，並且p型電晶體337及n型電晶體339可被組態成反相器334。儲存節點342可被組態以電性連接至或耦接至反相器332之輸出及反相器334之輸入。儲存節點344可被組態以電性連接至或耦接至反相器334之輸出及反相器332之輸入。該數據可被儲存節點342及344儲存（例如，邏輯零可被儲存到儲存節點342處，而邏輯一則被儲存到儲存節點344處，或反之，以表示儲存位元的不同儲存值）。在邏輯零被儲存到儲存節點342處（並且邏輯一被儲存到儲存節點344處）的情況中，n型電晶體338可被組態以藉由保持儲存節點342放電而保持儲存節點342處的邏輯零。在邏輯零被儲存到儲存節點344處（並且邏輯一被儲存到儲存節點342處）的情況中，n型電晶體339可被組態以藉由保持儲存節點344放電而保持儲存節點344處的邏輯零。
存取電晶體346及348可被組態以向或者從位元線對BL及BLB提供針對儲存節點342及344的讀取或寫入存取。在讀取或寫入操作中，字線WL可被組態以導通存取電晶體346及348，以賦能存取多列記憶體單元214之一列（圖2）。在圖3中，存取電晶體346及348係n型電晶體，並且起著通過閘的作用。字線驅動電路224（圖2）可被組態以將字線WL驅動至一電壓電平，以存取記憶體單元214（例如，向字線WL提供一電壓電平，以導通存取電晶體346及348，並且促進讀取或寫入操作）。該電壓電平可為高電壓，例如VDD，以導通存取電晶體346及348，從而允許對記憶體單元214之讀取或寫入。
在讀取操作中，位元線對BL及BLB之兩者可被預充電至高電壓電平，例如，VDD。（作為實例，在圖4中示出了預充電電路450。）記憶體單元214可被組態以選擇性地下拉位元線對BL及BLB之一條位元線，從而將所儲存的位元提供到位元線對BL及BLB上。例如，儲存節點342儲存邏輯零（例如，低電壓電平，諸如接地），並且儲存節點344儲存邏輯一（例如，高電壓電平，諸如VDD）。在該讀取操作中，位元線BLB經由存取電晶體346被n型電晶體338下拉，而位元線BL則保持在（預充電的）高電壓電平上。因而，產生了位元線對BL及BLB之間的電壓差，以指示記憶體單元214之所儲存位元。
按照如是方式，由一列記憶體單元214儲存的位元可被提供到各位元線對（BL_1、BLB_1到BL_2m 、BLB_2m ）上，該列記憶體單元214耦接至由字線驅動電路224（圖2）為該讀取操作而驅動至高電壓的字線（WL_1到WL_2n 之一）。多工器228可被組態以基於來自行解碼器226的行位址227選擇一個位元線對BL及BLB，並且將來自選定的位元線對BL及BLB的所儲存位元（例如，依該位元線對BL及BLB上的電壓差之形式）提供給感測放大器229。感測放大器229可被組態以放大該位元線對BL及BLB上的電壓差，並且將結果輸出至數據輸入/輸出匯流排230（參見圖2）及記憶體110外的系統（例如，經由匯流排系統104輸出至該至少一個處理器102；參見圖1）。
在寫入操作中，參考圖2，寫入驅動器221（參見圖2）可被組態以經由匯流排系統104（參見圖1）及/或數據輸入/輸出匯流排230（參見圖2）接收來自該至少一個處理器102的供寫入的輸入。寫入驅動器221可被進一步組態以將該輸入作為寫入數據驅動至經由多工器228選定的位元線對BL及BLB。例如，寫入驅動器221可被組態以將選定的行之位元線BL放電（例如，下拉）至低電壓電平（例如，接地），並且將位元線BLB充電（例如，上拉）至高電壓電平。在一些實例中，高電壓電平及低電壓電平可為相對術語（例如，相較於彼此的）。參考圖3，在一個實例中，在該寫入存取之前儲存節點342儲存邏輯零（例如，低電壓電平，諸如接地）並且儲存節點344存儲邏輯一（例如，高電壓電平，諸如VDD），在該實例中，被驅動至低電壓電平的位元線BL將會經由存取電晶體348將儲存節點344拉至低電壓電平（例如，接地或接近接地）。該記憶體單元214儲存的位元可相應地翻轉狀態。按照如是方式，一個不同狀態被寫入到了記憶體單元214內。
圖4繪示根據本公開內容之某些態樣的具有改進的寫入輔助方案的圖1-2之記憶體110。圖4包括圖2-3之記憶體單元214、圖2之多工器228、電源420、隔離電晶體422、放電電路432、預充電電路450及寫入驅動器221（參見圖2）。圖4進一步包括具有控制電晶體430以及放電電晶體442及444的放電電路432。電源420可被組態以將來自電源電壓VDD的電力提供給電源節點325。電源420可（例如）包括磁頭開關（head switch）及/或包含電性連接電源電壓VDD及電源節點325的電晶體（未示出）。
隔離電晶體422可被組態以在放電電路432將電源節點325向位元線BL或BLB放電時，將電源節點325與電源420隔離開，以輔助寫入操作。下文將給出寫入操作中的寫入輔助之進一步細節。隔離電晶體422可被進一步組態以藉由寫入信號或者指示寫入操作的信號來被控制（例如，導通及截止）。在一些實例中，隔離電晶體422可包括具有電性連接至節點423的閘極的p型電晶體。寫入信號（或者指示寫入操作的信號）可為經由節點423提供，並且尤其可指示正處於寫入操作中之狀態。在一些實例中，將電源節點325與電源420隔離開的隔離電晶體422可將電源節點325與上拉（例如，上拉至VDD）隔絕開。例如，作為隔離電晶體422將電源節點325與電源420隔離開之結果，電源節點325可與所有或任何上拉源相隔離。
電源節點325可被組態以將來自電源420的電力提供給記憶體單元214_1_1到214_2m _2n （圖2）中之該記憶體單元214，從而將數據儲存到該記憶體單元214內。在一些實例中，電源節點325可被組態以向記憶體陣列212（參見圖2）之多個行之一部分提供電力。在一些實例中，電源節點325可被組態以向記憶體陣列212之多個行之一行提供電力。在一些實例中，記憶體單元214之交叉耦接的反相器332及334可經由電源節點325受到供電，並且相應地，儲存在儲存節點342及344處的數據可經由電源節點325受到供電。
位元線對BL及BLB可被組態以在寫入操作中向記憶體單元214提供寫入數據（或者寫入數據的各種版本）。預充電電路450可被組態以在寫入操作之前將位元線對BL及BLB預充電至一電平。例如，預充電電路450可被組態以在寫入操作之前將位元線BL及BLB預充電至VDD。
寫入驅動器221可被組態以基於要寫入到記憶體單元214內的寫入數據來驅動位元線對BL及BLB。例如，寫入驅動器221可被組態以響應於寫入數據處於第一狀態而將選定行之位元線BL放電至低電壓電平（例如，接地），並且將位元線BLB充電至高電壓電平（例如，上拉至例如VDD）。寫入驅動器221可被進一步組態以響應於寫入數據處於第二狀態而將選定行之位元線BLB放電至低電壓電平（例如，接地），並且將位元線BL充電至高電壓電平（例如，上拉至例如VDD）。第一狀態及第二狀態可為不同。按照如是方式，位元線對（諸如，位元線BL及BLB）可具有互補位元線。例如，位元線BL可為位元線BLB之互補位元線，或反之，從而在寫入操作中攜帶寫入數據。寫入驅動器221可被組態以經由多工器228（被示為解碼後的行位址227控制多工器228）驅動位元線對BL及BLB（例如，將其放電或者將其上拉）。
放電電路432可被組態以基於寫入數據，選擇性地將電源節點325向位元線BL（或BLB）放電。例如，放電電路432可被組態以響應於寫入數據處於導致寫入驅動器221將位元線BL（或BLB）充電的狀態內，而將電源節點325向位元線BL（或BLB）放電。例如，寫入驅動器221可被組態以基於寫入數據之狀態，經由多工器228，向選定位元線BL（或BLB）輸出邏輯一或高電壓，從而將位元線BL（或BLB）充電。因而，放電電路432可被組態以根據該寫入數據，選擇位元線對BL及BLB之一條位元線來將電源節點325放電。
在一些實例中，放電電路432可包括控制電晶體430、放電電晶體442及第二放電電晶體444。在一些實例中，控制電晶體430、放電電晶體442及/或第二放電電晶體444可為（一個或多個）p型電晶體。控制電晶體430可被組態以耦接至電源節點325、放電電晶體442及第二放電電晶體444。例如，控制電晶體430可被組態以電性連接至電源節點325，並且經由節點431電性連接至放電電晶體442及第二放電電晶體444。控制電晶體430可被組態以基於指示寫入操作的信號而導通，從而賦能將電源節點325放電。例如，控制電晶體430可包括電性連接至節點433的閘極。寫入信號之反相版本可為經由節點433提供，並且尤其可指示正處於寫入操作當中之狀態。例如，節點433上的信號處於邏輯零可指示寫入操作正在動作中。
在一些實例中，放電電晶體442可被組態以響應於寫入數據處於導致寫入驅動器將位元線BLB充電的狀態（例如，第一狀態）內，而電性連接至位元線BLB，從而將電源節點325向位元線BLB放電。例如，放電電晶體442可包括電性連接至節點443的閘極。可經由節點443提供一個信號，該信號尤其可指示寫入數據之反相版本。例如，放電電晶體442可響應於寫入數據為邏輯一而導通，從而將電源節點325向位元線BLB放電。寫入數據為邏輯一可導致寫入驅動器221向位元線BLB上輸出邏輯一，從而經由多工器228將位元線BLB充電（例如，在位元線BLB下降到VDD-Vth以下的情況中；Vth係多工器228之n型電晶體之閾值電壓）。按照如是方式，控制電晶體430及放電電晶體442可被組態以串聯地將電源節點325向位元線BLB放電。
第二放電電晶體444可被組態以響應於寫入數據處於導致寫入驅動器將位元線BL充電的狀態（例如，第二狀態）內，電性連接至位元線BL，從而將電源節點325向位元線BL放電。例如，第二放電電晶體444可包括電性連接至節點445的閘極。可經由節點445提供一個信號，該信號尤其可指示寫入數據。例如，第二放電電晶體444可響應於寫入數據為邏輯零而導通，從而將電源節點325向位元線BL放電。寫入數據為邏輯零可導致寫入驅動器221經由多工器228向位元線BL上輸出邏輯一，從而將位元線BL充電（例如，在位元線BL下降到VDD-Vth以下的情況中；Vth係多工器228之n型電晶體之閾值電壓）。按照如是方式，控制電晶體430及放電電晶體444可被組態以串聯地將電源節點325向位元線BL放電。如上文所給出的，位元線BL可為BLB之互補位元線或反之，因為位元線對BL及BLB之每條位元線被拉低表示寫入數據之一個不同狀態。
圖5繪示根據本公開內容之某些態樣的利用圖4之改進寫入輔助方案的寫入操作之波形。在X軸中繪示了時間。將參考圖4呈現圖5。作為實例，邏輯零被儲存到儲存節點342處，並且邏輯一被儲存到儲存節點344處。因而，在寫入操作之前，記憶體單元214將儲存節點342保持在接地，並且將儲存節點344保持在VDD。術語“高”及“低”可為相對者，並且就電壓而論被提及。
在寫入操作之前，預充電電路450將位元線BL及BLB預充電至VDD。在T0處，節點423處的信號走高至邏輯一或VDD，並且節點433處的信號走低至邏輯零或接地，從而指示寫入操作被賦能。在寫入操作之開始，預充電電路450可被關閉。隔離電晶體422被關斷（因節點423處的信號走高），從而將電源節點325與電源420隔開。接下來，在一些實例中，電源節點325被與上拉隔絕（例如，電源節點325不電性連接至任何上拉電路）。控制電晶體430通過節點433處的信號走低而導通，從而將電源節點325電性連接至節點431。
在T1處，字線WL走高至邏輯一或VDD。記憶體單元214內的存取電晶體346及348被導通，從而將儲存節點342電性連接至位元線BLB並且將儲存節點344電性連接至位元線BL。因此，位元線BLB被通過存取電晶體346及儲存節點342放電（參見圖5中的P1）。位元線BL未被放電，因為與之電性連接的儲存節點344處於邏輯一或VDD上。相應地，在放電電路432將電源節點325向位元線BLB放電時，電源節點325藉由隔離電晶體422與電源420隔離。
在T2處，節點443處的信號（例如，寫入操作之低態有效指示符）走低，從而導通放電電晶體442。節點445處的信號（寫入數據之高態有效指示符；圖5中未示出）保持高位，從而維持放電電晶體444關斷。因此，將電源節點325經由控制電晶體430及放電電晶體442向位元線BLB放電（參見圖5中的P2）。此外，作為結果，放電的電源節點325使位元線BLB經由位元線BLB與電源節點325之間的電荷共享受到上拉。圖5進一步繪示電源節點325上的電壓被下拉了ΔV 526。在向記憶體單元214寫入的過程中，對記憶體單元214供電的電源節點325上的電壓之下降及/或更高的BLB電壓對寫入邊限有所助益。例如，藉由電源節點325上的電壓之下降及/或位元線BLB之更高電壓，增加了以寫入數據成功地覆寫記憶體單元214之機會，因為記憶體單元214之反相器334之對抗位元線BL之下拉的能力因電源節點325上的電壓被下降而減弱。
此外，寫入驅動器221被導通，從而將寫入數據輸出到位元線對BL及BLB上。在圖5之實例中，寫入驅動器221經由多工器228之n型電晶體將寫入數據輸出至位元線BLB並且將寫入數據之反相版本輸出到位元線BL（參見圖4）。為了翻轉儲存在記憶體單元214內的位元，在該實例中，寫入驅動器221藉由將邏輯一輸出到位元線BLB上以及將邏輯零輸出到位元線BL上，而將位元線BLB充電至（例如，上拉至）高位並且將位元線BL拉至低位。如圖5中所繪示，位元線BL被拉低至邏輯零或接地。寫入驅動器221可依據BLB電壓電平，停住不動或者將位元線BLB上拉至VDD-VTH （多工器228之n型電晶體之閾值電壓）。例如，如果在與電源節點325的電荷共享完成之後BLB電壓電平高於VDD-VTH ，那麼寫入驅動器221將不將BLB充電。另一方面，如果在電荷共享之後BLB電壓電平低於VDD-VTH ，那麼寫入驅動器221將位元線BLB上拉至VDD-VTH 。
按照如是方式，放電電路432（參見圖4）可被組態以將電源節點325向位元線BLB放電，從而將位元線BLB上拉至超過寫入驅動器221將位元線BLB充電的電平。例如，放電電路432將電源節點325向位元線BLB放電可以將位元線BLB上拉至比寫入驅動器221單獨可以將位元線BLB上拉至的電平要高的電平。例如，參考圖5，寫入驅動器221被組態以在寫入驅動器221經由多工器228將邏輯一輸出到位元線BLB上（參見圖4）的同時，將位元線BLB充電或者上拉至VDD-VTH 。放電電路432（參見圖4）將電源節點325向位元線BLB放電使得位元線BLB被上拉至VDD-ΔV 526，其高於VDD-VTH 。因而，憑藉來自電源節點325上的下降電壓及位元線BLB上的升高電壓的輔助，位元線BL走低可得以翻轉儲存在記憶體單元214內的值，由此將寫入數據輸入到記憶體單元214內。
圖6繪示根據本公開內容之某些態樣的利用以圖4及圖5給出的寫入輔助方案向記憶體單元內寫入的方法。圖6之操作可為藉由（例如）以圖1-4給出的記憶體110來實作。箭頭指示操作之間的某些關係，但未必為循序關係。在610處，由電源經由電源節點向複數記憶體單元之一個記憶體單元提供電力，以儲存數據。例如，參考圖4，由電源420經由電源節點325向（記憶體陣列212的；參見圖2）記憶體單元214提供電力，以儲存數據。在620處，在寫入操作中，經由位元線將寫入數據提供給記憶體單元。例如，參考圖4，寫入數據被經由位元線BL及/或BLB提供給（例如，寫入至）記憶體單元214。
在630處，基於寫入數據選擇性地將電源節點向位元線放電。例如，參考圖4，在寫入數據的基礎上，電源節點325可被選擇以將位元線BLB放電或者不將其放電。例如，在寫入數據係邏輯零的情況中，節點443上的指示寫入數據之反相版本的信號將處於邏輯一（高電壓或VDD），從而將放電電晶體442關斷。在這種情況，在寫入操作中基於寫入數據為邏輯零，電源節點325被選擇以不向位元線BLB放電。節點445處的指示寫入數據的信號將處於邏輯零（低電壓或接地），從而將放電電晶體444導通。在寫入操作中基於寫入數據為邏輯零，電源節點325被選擇以將位元線BL放電。
在寫入數據為邏輯一的情況中，節點443上的指示寫入數據之反相版本的信號將處於邏輯零（低電壓或接地），從而將放電電晶體442導通。在這種情況中，在寫入操作中基於寫入數據為邏輯一，電源節點325被選擇以將位元線BLB放電。節點445處的指示寫入數據的信號將處於邏輯一（高電壓或VDD），從而將放電電晶體444關斷。因而，在寫入操作中基於寫入數據為邏輯一，電源節點325被選擇以不將位元線BL放電。
在640處，位元線基於寫入數據由寫入驅動器驅動。例如，參考圖4，寫入驅動器221基於寫入數據為邏輯零而將位元線BLB放電（例如，放電至低電壓或接地）並且將位元線BL充電（例如，充電至高電壓或VDD-VTH ）。寫入驅動器221基於寫入數據為邏輯一而將位元線BLB充電（例如，充電至高電壓或VDD-VTH ）並且將位元線BL放電（例如，放電至低電壓或接地）。在650處，響應於寫入數據處於導致寫入驅動電路將位元線充電的狀態內，由放電電路將電源節點向該位元線放電。例如，參考圖4，第二放電電晶體444包括電性連接至節點445的閘極。經由節點445提供一個信號，該信號尤其指示寫入數據。例如，第二放電電晶體444響應於寫入數據為邏輯零而導通，從而將電源節點325向位元線BL放電。寫入數據為邏輯零導致寫入驅動器221向位元線BL上輸出邏輯一，從而經由多工器228將位元線BL充電（例如，在位元線BL下降到VDD-VTH 以下的情況中；VTH 係多工器228之n型電晶體之閾值電壓）。
在645處，該位元線被上拉至超出寫入驅動器將位元線充電的電平。例如，參考圖5，放電電路432將電源節點325向位元線BLB放電可以將位元線BLB上拉至比寫入驅動器221單獨可以將位元線BLB上拉要高的電平。例如，在寫入驅動器221經由多工器228將邏輯一輸出到位元線BLB上（參見圖4）的同時，寫入驅動器221將位元線BLB充電或者上拉至VDD-VTH 。放電電路432（參見圖4）將電源節點325向位元線BLB放電使得位元線BLB被上拉至VDD-ΔV 526，其高於VDD-VTH 。
在660處，在放電電路將電源節點向位元線放電的同時，電源節點藉由隔離電晶體與電源隔離。例如，參考圖4，隔離電晶體422由寫入信號來控制（例如，被導通及關斷）。隔離電晶體422包括具有電性連接至節點423的閘極的p型電晶體。寫入信號係經由節點423提供，並且尤其指示正處於寫入操作當中之狀態。將電源節點325與電源420隔離開的隔離電晶體422亦將電源節點325與上拉隔絕開。例如，作為隔離電晶體422將電源節點325與電源420隔離開的結果，電源節點325與所有或任何上拉源隔離。參考圖5，隔離電晶體422被關斷。
參考圖5，在T0處，寫入操作之開始將隔離電晶體422關斷。在T1處，字線WL走高至邏輯一或VDD。記憶體單元214內的存取電晶體346及348被導通，從而將儲存節點342電性連接至位元線BLB並且將儲存節點344電性連接至位元線BL。因此，位元線BLB通過存取電晶體346及儲存節點342被放電（參見圖5中的P1）。位元線BL不放電，因為與之電性連接的儲存節點344處於邏輯一或VDD上。相應地，在放電電路432將電源節點325向位元線BLB放電的同時，電源節點325藉由隔離電晶體422與電源420隔離。
在670處，從電源經由電源節點向該複數行之一部分提供電力，以儲存數據。例如，參考圖4，電源節點325從電源420向記憶體陣列212（參見圖2）之多個行之一個（例如，僅一個）行（因此向該多個行之一部分）提供電力。操作可在圖7之710處繼續進行。
圖7繪示根據本公開內容之某些態樣的利用圖6呈現的寫入輔助方案向記憶體單元內寫入的方法的額外操作。操作可從圖6之670流出。在710處，響應於寫入數據處於導致寫入驅動電路將位元線充電的狀態內，放電電路之放電電晶體被導通，從而將電源節點向該位元線放電。在730處，響應於寫入數據處於導致寫入驅動電路將該位元線之互補位元線充電的第二狀態內，藉由放電電路之第二放電電晶體將電源節點向該互補位元線放電。例如，參考圖4，放電電晶體442響應於寫入數據處於導致寫入驅動器將位元線BLB充電的狀態（例如，第一狀態；例如，邏輯一）內而電性連接至位元線BLB，從而將電源節點325向位元線BLB放電。第二放電電晶體444響應於寫入數據處於導致寫入驅動器將位元線BL充電的狀態（例如，第二狀態；例如，邏輯零）內而電性連接至位元線BL，從而將電源節點325向位元線BL放電。
在720處，放電電路之控制電晶體基於指示該寫入操作的信號而導通，從而賦能將電源節點放電。例如，參考圖4，控制電晶體430基於閘極上的指示該寫入操作的信號而導通，從而賦能將電源節點325放電。控制電晶體430包括電性連接至節點433的閘極。寫入信號之反相版本係經由節點433提供，並且尤其指示正處於寫入操作當中之狀態。例如，節點433上的信號處於邏輯零指示寫入操作正在動作中。
提供本說明書係為使本領域技術人員能夠實踐本文描述的各個態樣。對此等態樣的各種修改對於本領域的技術人員而言將顯而易見，並且本文中所限定的一般性原則可適用於其他態樣。因此，本申請專利範圍並非旨在受限於本文所示的各個態樣，而旨在使得全部範疇與文字申請專利範圍一致，其中提及單數形式的元件並非意指“僅僅一個”，而意指“一個或多個”，除非具體做出如此的陳述。“例示性”一詞在本文中被用於意指“用作實例、個例或者說明”。本文描述為“例示性”的任何態樣未必要被理解為相比其他態樣為優選的或有利的。除非另有具體陳述，否則術語“一些”係指一個或多個。諸如“A、B或C之至少一者”、“A、B或C之一者或多者”、“A、B及C之至少一者”、“A、B及C之一者或多者”以及“A、B、C或其任何組合”的組合包括A、B及/或C之任何組合，並且可包括多重A、多重B或多重C。具體地，諸如“A、B或C之至少一者”、“A、B或C之一者或多者”、“A、B及C之至少一者”、“A、B及C之一者或多者”以及“A、B、C或其任何組合”的組合可為僅有A、僅有B、僅有C、A及B、A及C、B及C或者A及B及C，其中，任何如是組合均可含有一個或多個成員A、B或C。本公開內容通篇描述的各個態樣之元件的所有對於本領域技術人員已知的或者以後將成為已知的結構及功能等價方案將被藉由引用明確併入本文，並且旨在被申請專利範圍所涵蓋。此外，本文揭示的任何內容均非旨在貢獻給公眾，不論如是公開內容是否在申請專利範圍中被明確闡述。詞語“模組”、“機構”、“元件”、“裝置”等並非詞語“構件”的替代。照此，不應將任何請求項元件理解為構件加功能，除非該元件係使用片語“用於……的構件”明確闡述。
100:器具 102:處理器 104:匯流排系統 110:記憶體 212:記憶體陣列 214:記憶體單元 221:寫入驅動器 222:列解碼器 223:列位址 224:字線驅動電路 225:追蹤電路 226:行解碼器 227:行位址 228:多工器 229:感測放大器 230:數據輸入/輸出匯流排 325:電源節點 332、334:反相器 336、337:p型電晶體 338、339:n型電晶體 342、344:儲存節點 346、348:存取電晶體 420:電源 422:隔離電晶體 423、431、433、443、445:節點 430:控制電晶體 432:放電電路 442:放電電晶體 444:第二放電電晶體 450:預充電電路 526:ΔV 610:將電力提供給記憶體單元 620:將寫入數據提供給記憶體單元 630:將電源節點向位元線放電 640:由寫入驅動器驅動位元線 645:將位元線上拉至超出寫入驅動器充電的電平 650:由放電電路將電源節點向位元線放電 660:藉由隔離電晶體將電源節點與電源隔離 670:向複數行之一部分提供電力 710:導通放電電路之放電電晶體 720:導通放電電路之控制電晶體 730:將電源節點向互補位元線放電 BL、BLB:位元線 WL:字線
現在將參考隨附圖式藉由舉例而非限制的方式在實施方式中給出器具及方法之各個態樣，在圖式中：
圖1繪示根據本公開內容之某些態樣的併入了至少一個處理器以及記憶體的器具。
圖2繪示根據本公開內容之某些態樣的圖1之記憶體之功能區塊。
圖3繪示根據本公開內容之某些態樣的圖2之記憶體單元。
圖4繪示根據本公開內容之某些態樣的具有改進的寫入輔助方案的圖1-圖2之記憶體。
圖5繪示根據本公開內容之某些態樣的利用圖4之改進的寫入輔助方案的寫入操作之波形。
圖6繪示根據本公開內容之某些態樣的利用圖4及圖5給出的寫入輔助方案向記憶體單元內寫入的方法。
圖7繪示根據本公開內容之某些態樣的利用圖6給出的寫入輔助方案向記憶體單元內寫入的方法之額外操作。
214:記憶體單元
221:寫入驅動器
227:行位址
228:多工器
325:電源節點
332、334:反相器
342、344:儲存節點
346、348:存取電晶體
420:電源
422:隔離電晶體
423、431、433、443、445:節點
430:控制電晶體
432:放電電路
442:放電電晶體
444:第二放電電晶體
450:預充電電路
BL、BLB:位元線
WL:字線

Claims (29)

  1. 一種器具，包含： 複數記憶體單元； 電源節點，其被組態以將來自電源的電力提供給該複數記憶體單元之一個記憶體單元，以儲存數據； 位元線，其被組態以在寫入操作中向該一個記憶體單元提供寫入數據； 放電電路，其被組態以基於該寫入數據來選擇性地將該電源節點向該位元線放電。
  2. 如請求項1之器具，進一步包含： 寫入驅動器，其被組態以基於該寫入數據來驅動該位元線，該放電電路進一步被組態以響應於該寫入數據處於導致寫入驅動電路將該位元線充電的狀態內，將該電源節點向該位元線放電。
  3. 如請求項2之器具，該放電電路被組態以將該電源節點向該位元線放電，以將該位元線上拉至超過該寫入驅動器將該位元線充電的電平。
  4. 如請求項2之器具，進一步包含： 隔離電晶體，其被組態以當該放電電路將該電源節點向該位元線放電時，將該電源節點與該電源隔離。
  5. 如請求項4之器具，其中，將該電源節點與該電源隔離的該隔離電晶體將該電源節點與上拉隔離。
  6. 如請求項4之器具，該複數記憶體單元被佈置為複數行，該電源節點被組態以向該複數行之一部分提供電力。
  7. 如請求項6之器具，該複數行之該部分係一個行。
  8. 如請求項6之器具，進一步包含選自計算系統、行動計算系統、物聯網裝置、虛擬實境系統或擴增實境系統之一者的裝置， 該裝置併入了該複數記憶體單元、該電源節點、該位元線及該放電電路。
  9. 如請求項8之器具，該放電電路包含放電電晶體，該放電電晶體被組態以響應於該寫入數據處於導致寫入驅動電路將該位元線充電的該狀態內而導通，以將該電源節點向該位元線放電。
  10. 如請求項9之器具，該放電電晶體包含p型電晶體。
  11. 如請求項9之器具，該放電電路進一步包含控制電晶體，該控制電晶體被組態以基於指示該寫入操作的信號而導通，以賦能將該電源節點放電。
  12. 如請求項11之器具，該控制電晶體及該放電電晶體被組態以串聯地將該電源節點放電。
  13. 如請求項12之器具，該控制電晶體及該放電電晶體係p型電晶體。
  14. 如請求項11之器具，該放電電路包含第二放電電晶體， 該控制電晶體耦接至該電源節點、該放電電晶體及該第二放電電晶體， 該放電電晶體響應於該寫入數據處於導致寫入驅動電路將該位元線充電的該狀態內而電性連接至該位元線，將該電源節點向該位元線放電， 該第二放電電晶體響應於該寫入數據處於導致寫入驅動電路將該位元線之互補位元線充電的第二狀態內而電性連接至該互補位元線，將該電源節點向該互補位元線放電。
  15. 如請求項14之器具，該控制電晶體、該放電電晶體及該第二放電電晶體係p型電晶體。
  16. 一種利用寫入輔助方案向記憶體單元內寫入的方法，包含： 經由電源節點，將來自電源的電力提供給複數記憶體單元之一個記憶體單元，以記憶體數據； 在寫入操作中經由位元線向該一個記憶體單元提供寫入數據； 基於該寫入數據來選擇性地將該電源節點向該位元線放電。
  17. 如請求項16之方法，進一步包含： 由寫入驅動器基於該寫入數據來驅動該位元線； 由放電電路響應於該寫入數據處於導致寫入驅動電路將該位元線充電的狀態內，將該電源節點向該位元線放電。
  18. 如請求項17之方法，由該放電電路將該電源節點向該位元線放電包含將該位元線上拉至超過該寫入驅動器將該位元線充電的電平。
  19. 如請求項17之方法，進一步包含： 當該放電電路將該電源節點向該位元線放電時，由隔離電晶體將該電源節點與該電源隔離。
  20. 如請求項19之方法，其中，將該電源節點與該電源隔離的該隔離電晶體將該電源節點與上拉隔離。
  21. 如請求項19之方法，該複數記憶體單元被佈置成複數行，該方法進一步包含： 從該電源經由該電源節點向該複數行之一部分提供電力，以儲存數據。
  22. 如請求項21之方法，該複數行之該部分係一個行。
  23. 如請求項21之方法，進一步包含響應於該寫入數據處於導致寫入驅動電路將該位元線充電的該狀態內而導通該放電電路之放電電晶體，以將該電源節點向該位元線放電。
  24. 如請求項23之方法，該放電電晶體包含p型電晶體。
  25. 如請求項23之方法，進一步包含基於指示該寫入操作的信號而導通該放電電路之控制電晶體，以賦能將該電源節點放電。
  26. 如請求項25之方法，該電源節點係藉由串聯的該控制電晶體及該放電電晶體被放電。
  27. 如請求項26之方法，該控制電晶體及該放電電晶體係p型電晶體。
  28. 如請求項25之方法，進一步包含： 響應於該寫入數據處於導致寫入驅動電路將該位元線之互補位元線充電的第二狀態內，由該放電電路之第二放電電晶體將該電源節點向該互補位元線放電。
  29. 如請求項28之方法，該控制電晶體、該放電電晶體及該第二放電電晶體係p型電晶體。
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