CN117437943A - 一种mram灵敏放大器及其数据读取方法 - Google Patents
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Abstract
本发明公开了一种MRAM灵敏放大器及其数据读取方法，包括MRAM电路模块与灵敏放大器电路模块，MRAM电路模块与灵敏放大器电路模块之间电性连接。该方法包括：根据所述MRAM电路模块的存储数据状态动态增加灵敏放大器在时域的感知裕度；根据所述灵敏放大器并结合所述MRAM电路模块的存储数据状态对所述MRAM电路模块的存储数据进行表征，得到放大的存储数据。本发明根据MRAM内存储单元的阻态来动态调整参考阈值，从而提高MRAM的灵敏放大器的读取裕度，进而减小误码率，提高存储数据的正确读取概率。本发明作为一种MRAM灵敏放大器及其数据读取方法，可广泛应用于存储技术领域。
Description
技术领域
本发明涉及存储技术领域，尤其涉及一种MRAM灵敏放大器及其数据读取方法。
背景技术
随着CMOS(Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)工艺规模的过度缩小，传统存储器如SRAM(Static Random-Access Memory,静态随机存取存储器)和DRAM(Dynamic Random-Access Memory,动态随机存取存储器)会出现一些严重的问题，如大漏电流和可靠性下降。MRAM(Magnetic Random-Access Memory，磁随机存取存储器)由于其CMOS兼容性、低泄漏功率和高耐久性，被认为是下一代非易失性存储器的一个有前途的候选者。尽管有这些优点，但相对较大的写入延迟和不足的读取机制阻碍了它们的进一步应用，由于材料、结构和工艺技术的限制，作为MRAM核心存储器件的MTJ(Magnetic Tunnel Junction，磁性隧道结)在室温下的隧道磁阻比值仅为60％至300％。受此影响，传统的MRAM读取电路的灵敏放大器只有很小的读取裕度，这降低了正确读取的概率。
发明内容
为了解决上述技术问题，本发明的目的是提供一种MRAM灵敏放大器及其数据读取方法，根据MRAM内存储单元的阻态来动态调整参考阈值，从而提高MRAM的灵敏放大器的读取裕度，进而减小误码率，提高存储数据的正确读取概率。
本发明所采用的第一技术方案是：一种MRAM灵敏放大器，包括MRAM电路模块与灵敏放大器电路模块，所述MRAM电路模块与所述灵敏放大器电路模块之间电性连接，其中：
所述MRAM电路模块用于存储信息；
所述灵敏放大器电路模块还包括第一时域转换电路模块、第二时域转换电路模块、控制单元模块和D触发器模块，所述灵敏放大器电路模块用于获取所述MRAM电路模块的存储信息。
进一步，所述MRAM电路模块包括至少一个数据单元模块、参考单元模块、晶体管T3、晶体管T4和晶体管T5，所述晶体管T3的源极与所述晶体管T4的源极连接并接高电平VDD，所述晶体管T3的栅极与所述晶体管T4的栅极连接并接PRE使能信号，所述晶体管T3的漏极、所述数据单元模块的第一端与所述灵敏放大器电路模块连接，所述晶体管T4的漏极、所述参考单元模块的第一端与所述灵敏放大器电路模块连接，所述数据单元模块的第二端、所述参考单元模块的第二端与所述晶体管T5的源极连接，所述晶体管T5的栅极接DIS使能信号，所述晶体管T5的漏极接地VSS，其中：
所述数据单元模块和参考单元模块用于存储数据；
所述晶体管T3、晶体管T4和晶体管T5用于控制所述MRAM电路模块的工作模式。
进一步，所述数据单元模块和所述参考单元模块均包括第一晶体管、第二晶体管、自旋轨道力矩磁性隧道结、读字线和写字线，所述数据单元模块的第一晶体管的源极、所述数据单元模块的第二晶体管的源极与所述晶体管T3的漏极连接，所述数据单元模块的第一晶体管的栅极与所述数据单元模块的读字线连接，所述数据单元模块的第二晶体管的栅极与所述数据单元模块的写字线连接，所述数据单元模块的自旋轨道力矩磁性隧道结的第一输入端与所述数据单元模块的第二晶体管的漏极连接，所述数据单元模块的自旋轨道力矩磁性隧道结的输出端与所述数据单元模块的第一晶体管的漏极连接，所述参考单元模块的第一晶体管的源极、所述参考单元模块的第二晶体管的源极与所述晶体管T4的漏极连接，所述参考单元模块的第一晶体管的栅极与所述参考单元模块的读字线连接，所述参考单元模块的第二晶体管的栅极与所述参考单元模块的写字线连接，所述参考单元模块的自旋轨道力矩磁性隧道结的第一输入端与所述参考单元模块的第二晶体管的漏极连接，所述参考单元模块的自旋轨道力矩磁性隧道结的输出端与所述参考单元模块的第一晶体管的漏极连接，所述数据单元模块的自旋轨道力矩磁性隧道结的第二输入端、所述参考单元模块的自旋轨道力矩磁性隧道结的第二输入端与所述晶体管T5的源极连接，其中：
所述第一晶体管和所述第二晶体管用于控制所述读字线和所述写字线的电平；
所述自旋轨道力矩磁性隧道结用于存储数据；
所述读字线和所述写字线用于读取所述自旋轨道力矩磁性隧道结的存储数据。
进一步，所述灵敏放大器电路模块包括第一时域转换电路模块、第二时域转换电路模块、控制单元模块和D触发器模块，所述第一时域转换电路模块的第一输入端、所述控制单元模块的第一输入端与所述MRAM电路模块的晶体管T3连接，所述第二时域转换电路模块的第一输入端、所述控制单元模块的第二输入端与所述MRAM电路模块的晶体管T4连接，所述控制单元模块的第一输出端与所述第一时域转换电路模块的第二输入端连接，所述控制单元模块的第二输出端与所述第二时域转换电路模块的第二输入端连接，所述第一时域转换电路模块的输出端与所述D触发器模块的第一输入端VD连接，所述第二时域转换电路模块的输出端与所述D触发器模块的第二输入端VR连接，其中：
所述第一时域转换电路模块用于将所述数据单元模块的电压信息转换为时间信息；
所述第二时域转换电路模块用于将所述参考单元模块的电压信息转换为时间信息；
所述控制单元模块用于控制所述第一时域转换电路模块和所述第二时域转换电路模块处于正常工作状态；
所述D触发器模块用于根据所述第一时域转换电路模块和所述第二时域转换电路模块的输出信号到达顺序判断所述MRAM电路模块的状态。
进一步，所述第一时域转换电路模块包括标准反相器I1、标准反相器I3和缺流反相器CSI1，所述标准反相器I1的输入端通过位线BLD分别与所述晶体管T3的漏极和所述控制单元模块连接，所述标准反相器I1的输出端、所述缺流反相器CSI1的第一输入端与所述控制单元连接并接电压VD,INV，所述缺流反相器CSI1的第二输入端与所述控制单元连接，所述缺流反相器CSI1的输出端与所述标准反相器I3的输入端连接并接电压VD,CSI，所述标准反相器I3的输出端与所述D触发器模块连接，其中：
所述标准反相器I1用于将所述数据单元模块放电过程中的电压信息转换为时间信息，当位线BLD电压放电到所述标准反相器I1的翻转阈值时，所述标准反相器I1输出高电平信号，并与所述参考单元模块形成时间差；
所述标准反相器I3用于对所述缺流反相器CSI1的输出信号进行波形整形；
所述缺流反相器CSI1用于扩大所述时间差。
进一步，所述第二时域转换电路模块包括标准反相器I2、标准反相器I4和缺流反相器CSI2，所述标准反相器I2的输入端通过位线BLR分别与所述晶体管T4的漏极和所述控制单元模块连接，所述标准反相器I2的输出端、所述缺流反相器CSI2的第一输入端与所述控制单元连接并接电压VR,INV，所述缺流反相器CSI2的第二输入端与所述控制单元连接，所述缺流反相器CSI2的输出端与所述标准反相器I4的输入端连接并接电压VR,CSI，所述标准反相器I4的输出端与所述D触发器模块连接，其中：
所述标准反相器I2用于将所述参考单元模块放电过程中的电压信息转换为时间信息，当位线BLR电压放电到所述标准反相器I2的翻转阈值时，所述标准反相器I2输出高电平信号，并与所述数据单元模块形成时间差；
所述标准反相器I4用于对所述缺流反相器CSI2的输出信号进行波形整形；
所述缺流反相器CSI2用于扩大所述时间差。
进一步，所述控制单元模块包括晶体管T1、晶体管T2、采样电容C1、采样电容C2和与非门，所述与非门的第一输入端与所述第一时域转换电路模块的标准反相器I1的输出端连接，所述与非门的第二输入端与所述第二时域转换电路模块的标准反相器I2的输出端连接，所述与非门的输出端分别与所述晶体管T1的栅极和晶体管T2的栅极连接并接电压VHOLD，所述晶体管T1的源极分别与所述第二时域转换电路模块的标准反相器I2的输入端和所述晶体管T4的漏极连接，所述晶体管T2的源极分别与所述第一时域转换电路模块的标准反相器I1的输入端和所述晶体管T3的漏极连接，所述晶体管T1的漏极分别与所述采样电容C1的第一端和所述第一时域转换电路模块的缺流反相器CSI1的第二输入端连接并接电压VD,HOLD，所述晶体管T2的漏极分别与所述采样电容C2的第一端和所述第二时域转换电路模块的缺流反相器CSI2的第二输入端连接并接电压VR,HOLD，其中：
所述晶体管T1和所述晶体管T2用于作为所述控制单元模块工作的开关；
所述采样电容C1和所述采样电容C2用于存储电荷；
所述与非门用于控制所述晶体管T1或所述晶体管T2的导通或关闭。
本发明所采用的第二技术方案是：一种MRAM灵敏放大器的数据读取方法，包括以下步骤：
接通电源VDD与地VSS，所述灵敏放大器电路模块处于工作状态；
PRE信号使能，DIS信号失效，所述灵敏放大器电路模块进入预充电阶段；
PRE信号失效，DIS信号使能，所述灵敏放大器电路模块进入传感阶段，MRAM电路模块开始放电，并基于所述数据单元模块和所述参考单元模块的等效电阻不同，形成MRAM电路模块电压差；
根据所述MRAM电路模块电压差，灵敏放大器将所述MRAM电路模块电压差动态转换为时间差，并根据时间差对所述MRAM电路模块的存储数据进行表征，得到放大的存储数据；
断开电源VDD与地VSS，所述灵敏放大器电路模块停止工作。
进一步，还包括基于所述时间差结合MRAM电路模块的存储数据状态获取对应的时域感知裕度，其中，所述MRAM电路模块的存储数据状态包括AP态与P态，具体包括：
若所述MRAM电路模块的存储数据状态为AP态，所述数据单元模块的等效电阻大于所述参考单元模块的等效电阻，所述电压VD,INV相较于所述电压VR,INV后跳变为高电平信号，构成时间差τI；
所述电压VD,CSI相较于所述电压VR,CsI后翻转为低电平，所述缺流反相器CSI1和所述缺流反相器CSI2之间的翻转时间差构成了时间差τCSI，将所述时间差τI和所述时间差τCSI进行求和得到AP态时域感知裕度；
若所述MRAM电路模块的存储数据状态为P态，所述数据单元模块的等效电阻小于所述参考单元模块的等效电阻，所述电压VD,INV相较于所述电压VR,INV先跳变为高电平信号，构成时间差τI；
所述电压VD,CSI相较于所述电压VR,CSI先翻转为低电平，所述缺流反相器CSI1和所述缺流反相器CSI2之间的翻转时间差构成了时间差τCSI，将所述时间差τI和所述时间差τCSI进行求和得到P态时域感知裕度。
进一步，所述根据所述MRAM电路模块电压差，灵敏放大器将所述MRAM电路模块电压差动态转换为时间差，并根据时间关系对所述MRAM电路模块的存储数据进行表征，得到放大的存储数据这一步骤具体包括：
若所述MRAM电路模块的存储数据状态为P态，所述D触发器模块的第二输入端VR接收上升沿信号，所述D触发器模块的第一输入端VD为高电平，所述D触发器模块输出1，表征所述数据单元模块的状态，得到放大的存储数据；
若所述MRAM电路模块的存储数据状态为AP态，所述D触发器模块的第二输入端VR接收上升沿信号，所述D触发器模块的第一输入端VD为低电平，所述D触发器模块输出0，表征所述数据单元模块的状态，得到放大的存储数据。
本发明电路及数据读取方法的有益效果是：本发明通过MRAM数据单元进行存放数据，进而构建灵敏放大器电路进行读取存储数据，其中，采用动态时域检测的方法，可根据MRAM内存储单元的阻态来动态调整参考阈值，从而提高MRAM的灵敏放大器的读取裕度，进而减小误码率，提高存储数据的正确读取概率。
附图说明
图1是本发明实施例一种MRAM灵敏放大器的结构示意图；
图2是本发明实施例一种MRAM灵敏放大器的数据读取方法的步骤流程示意图；
图3是SOT-MTJ器件的结构示意图；
图4是MRAM及MRAM读写电流的示意图；
图5是本发明具体实施例灵敏放大器的读取裕度的构成图；
图6是本发明具体实施例灵敏放大器在MRAM数据单元在AP状态下的仿真结果图；
附图说明：1、MRAM电路模块；2、灵敏放大器电路模块；201、第一时域转换电路模块；202、控制单元模块；203、D触发器模块；204、第二时域转换电路模块。
具体实施方式
下面结合附图和具体实施例对本发明做进一步的详细说明。对于以下实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。
对本发明技术术语进行解释：
SOT-MTJ：如图3所示，SOT-MTJ(Spin Orbit Torque-Magnetic Tunnel Junction，自旋轨道力矩磁性隧道结)为一个四层结构的电子器件，由上至下分别为：自由层、氧化层、参考层和重金属层。自由层用来存储信息，其磁化方向可通过写电流切换，参考层的磁化方向是固定的。自由层的磁化方向和参考层相同时称为平行态(Parallel State,P)，反之则称为反平行态(Anti-parallel State,AP)。P态和AP态时SOT-MTJ分别呈现出低电阻和高电阻的状态，可以用来表示数字电路中二进制的“0”和“1”。
MRAM：如图4所示，MRAM(Magnetic Random Access Memory,磁性随机存取存储器)是一种非易失性的存储器，由两个晶体管及一个SOT-MTJ构成，MRAM将数据存储在SOT-MTJ中。对于写入操作，所选位单元的WWL(Write Word Line,写字线)被高电平激活，写电流流过重金属层，根据写电流的方向，SOT-MTJ分别转换为P态和AP态。对于读取操作，RWL(ReadWord Line，读字线)被高电平激活。SL和BL分别与地和电源相连，读取电流流过MTJ。
参照图1，本发明提供了一种MRAM灵敏放大器，包括MRAM电路模块1与灵敏放大器电路模块2，MRAM电路模块与灵敏放大器电路模块之间电性连接，其中：
MRAM电路模块用于存储信息；
进一步，MRAM电路模块包括至少一个数据单元模块、参考单元模块、晶体管T3、晶体管T4和晶体管T5，晶体管T3的源极与晶体管T4的源极连接并接高电平VDD，晶体管T3的栅极与晶体管T4的栅极连接并接PRE使能信号，晶体管T3的漏极、数据单元模块的第一端与灵敏放大器电路模块连接，晶体管T4的漏极、参考单元模块的第一端与灵敏放大器电路模块连接，数据单元模块的第二端、参考单元模块的第二端与晶体管T5的源极连接，晶体管T5的栅极接DIS使能信号，晶体管T5的漏极接地VSS，其中：
数据单元模块和参考单元模块用于存储数据；
具体地，数据单元模块和参考单元模块均包括第一晶体管、第二晶体管、自旋轨道力矩磁性隧道结、读字线和写字线，数据单元模块的第一晶体管的源极、数据单元模块的第二晶体管的源极与晶体管T3的漏极连接，数据单元模块的第一晶体管的栅极与数据单元模块的读字线连接，数据单元模块的第二晶体管的栅极与数据单元模块的写字线连接，数据单元模块的自旋轨道力矩磁性隧道结的第一输入端与数据单元模块的第二晶体管的漏极连接，数据单元模块的自旋轨道力矩磁性隧道结的输出端与数据单元模块的第一晶体管的漏极连接，参考单元模块的第一晶体管的源极、参考单元模块的第二晶体管的源极与晶体管T4的漏极连接，参考单元模块的第一晶体管的栅极与参考单元模块的读字线连接，参考单元模块的第二晶体管的栅极与参考单元模块的写字线连接，参考单元模块的自旋轨道力矩磁性隧道结的第一输入端与参考单元模块的第二晶体管的漏极连接，参考单元模块的自旋轨道力矩磁性隧道结的输出端与参考单元模块的第一晶体管的漏极连接，数据单元模块的自旋轨道力矩磁性隧道结的第二输入端、参考单元模块的自旋轨道力矩磁性隧道结的第二输入端与晶体管T5的源极连接，其中，第一晶体管和第二晶体管用于控制读字线和写字线的电平；自旋轨道力矩磁性隧道结用于存储数据；读字线和写字线用于读取自旋轨道力矩磁性隧道结的存储数据；
晶体管T3、晶体管T4和晶体管T5用于控制MRAM电路模块的工作模式。
在本实施例中，MRAM数据单元用于存放数据，一个数据单元可以存放1位数据，即0或1。具体的，由于MTJ具有两种阻值状态，P态(Parallel State)与AP态(Anti-parallelState)，分别对应低电阻与高电阻，本发明中，使用P态表示存储为0，AP态表示存储为1。同时MRAM还具有参考单元，其阻值介于P态与AP态之间。本发明所设计灵敏放大器通过比较数据单元与参考单元的阻值大小，来获取数据单元的存储数据。若数据单元阻值小于参考单元，则表示存储数据为0；若数据单元阻值大于参考单元，则表示存储数据为1。
MRAM的每个单元均包括两个晶体管和一个SOT-MTJ(Spin Orbit Torque-Magnetic Tunnel Junction，自旋轨道力矩磁性隧道结)。其中SOT-MTJ用于存储数据，RWL(Read Word Line，读字线)和WWL(Write Word Line,写字线)用于选择数据单元，当要读取特定数据单元的存储数据时，其RWL接通高电平，WWL接通低电平，使得灵敏放大器可以读取SOT-MTJ中的数据。
灵敏放大器电路模块还包括第一时域转换电路模块201、第二时域转换电路模块204、控制单元模块202和D触发器模块203，灵敏放大器电路模块用于获取MRAM电路模块的存储信息；
灵敏放大器电路模块包括第一时域转换电路模块、第二时域转换电路模块、控制单元模块和D触发器模块，第一时域转换电路模块的第一输入端、控制单元模块的第一输入端与MRAM电路模块的晶体管T3连接，第二时域转换电路模块的第一输入端、控制单元模块的第二输入端与MRAM电路模块的晶体管T4连接，控制单元模块的第一输出端与第一时域转换电路模块的第二输入端连接，控制单元模块的第二输出端与第二时域转换电路模块的第二输入端连接，第一时域转换电路模块的输出端与D触发器模块的第一输入端VD连接，第二时域转换电路模块的输出端与D触发器模块的第二输入端VR连接，其中：
第一时域转换电路模块用于将数据单元模块的电压信息转换为时间信息；
具体地，第一时域转换电路模块包括标准反相器I1、标准反相器I3和缺流反相器CSI1，标准反相器I1的输入端通过位线BLD分别与晶体管T3的漏极和控制单元模块连接，标准反相器I1的输出端、缺流反相器CSI1的第一输入端与控制单元连接并接电压VD,INV，缺流反相器CSI1的第二输入端与控制单元连接，缺流反相器CSI1的输出端与标准反相器I3的输入端连接并接电压VD,CSI，标准反相器I3的输出端与D触发器模块连接，标准反相器I1用于将数据单元模块的电压差转换为时间差；标准反相器I3用于对缺流反相器CSI1的输出信号进行波形整形；缺流反相器CSI1用于扩大时间差。
第二时域转换电路模块用于将参考单元模块的电压信息转换为时间信息；
具体地，第二时域转换电路模块包括标准反相器I2、标准反相器I4和缺流反相器CSI2，所述标准反相器I2的输入端通过位线BLR分别与晶体管T4的漏极和控制单元模块连接，标准反相器I2的输出端、缺流反相器CSI2的第一输入端与控制单元连接并接电压VR,INV，缺流反相器CSI2的第二输入端与控制单元连接，缺流反相器CSI2的输出端与标准反相器I4的输入端连接并接电压VR,CSI，标准反相器I4的输出端与D触发器模块连接，其中，标准反相器I2用于将所述参考单元模块的电压差转换为时间差；标准反相器I4用于对所述缺流反相器CSI2的输出信号进行波形整形；缺流反相器CSI2用于扩大所述时间差。
在本实施例中，时域转换电路有两个分支，分别连接到两条位线BLD与BLR，其中每个分支都包括两个标准反相器和一个缺流反相器，用于将电压差转换为时间差。时域转换电路的两条分支结构相同，目的是为了将两条位线上的电压差转换为时间差。标准反相器I1与I2的输入端分别连接位线BLD与BLR。其作用是将两支路之间的电压差初步转换成一个时间差。缺流反相器CSI1和CSI2的输入端分别连接I1与I2的输出端，CSI1脚晶体管的栅极与对面支路的BLR连接，CSI2脚晶体管的栅极与对面支路的BLD连接，形成交叉控制。脚部晶体管的栅极电压越小，缺流反相器的输出延迟越大。通过交叉控制，BL放电速率较慢的支路产生较大的输出延迟，这又进一步增大了两条支路之间的时间差。标准反相器I3和I4的输入端分别与CSI1和CSI2的输出端连接，和对缺流反相器的输出信号进行波形整形。
控制单元模块用于控制第一时域转换电路模块和第二时域转换电路模块处于正常工作状态；
具体地，控制单元模块包括晶体管T1、晶体管T2、采样电容C1、采样电容C2和与非门，与非门的第一输入端与第一时域转换电路模块的标准反相器I1的输出端连接，与非门的第二输入端与第二时域转换电路模块的标准反相器I2的输出端连接，与非门的输出端分别与晶体管T1的栅极和晶体管T2的栅极连接并接电压VHOLD，晶体管T1的源极分别与第二时域转换电路模块的标准反相器I2的输入端和晶体管T4的漏极连接，晶体管T2的源极分别与第一时域转换电路模块的标准反相器I1的输入端和晶体管T3的漏极连接，晶体管T1的漏极分别与采样电容C1的第一端和所述第一时域转换电路模块的缺流反相器CSI1的第二输入端连接并接电压VD,HOLD，晶体管T2的漏极分别与采样电容C2的第一端和第二时域转换电路模块的缺流反相器CSI2的第二输入端连接并接电压VR,HOLD，其中，晶体管T1和晶体管T2用于作为所述控制单元模块工作的开关；采样电容C1和采样电容C2用于存储电荷；与非门用于控制所述晶体管T1或晶体管T2的导通或关闭。
在本实施例中，控制单元由两个晶体管T1、T2，两个采样电容C1、C2和一个与非门组成。由于在感知过程中位线电压不是保持恒定水平，而是连续地放电，因此使缺流反相器的脚晶体管的栅极电压保持在一定阈值以上是缺流反相器正确工作的必要条件。否则，脚晶体管将失效。晶体管T1与T2的源端分别与BLR和BLD连接，用作开关，其在与非门输出高电平时打开，输出低电平时关闭，用于控制采样电容C1或C2的充电或放电。采样电容C1和C2的上极板分别与CSI1的脚晶体管和CSI2的脚晶体管连接，下极板均接地。其作用为存储电荷，当T1和T2关闭时保持VD,HOLD和VR,HOLD的电压状态。与非门的两个输入分别接标准反相器I1的输出和标准反相器I2的输出，与非门的输出与晶体管T1和T2的栅极连接。其作用是控制晶体管T1或T2的导通或关闭。由于标准逆变器的翻转时间几乎是瞬态的，当与非门的两个输入都切换到高状态时，与非门输出低电平信号，关闭了采样电容和VSS的电压传导，防止存储在电容C1和C2中的电荷放电。因此，VD,HOLD不再随BLD波动，VR,HOLD也不再随BLR波动。使脚晶体管的栅极电压保持在0.5VDD左右。在这种情况下，CSI的输出延迟将保持在一个合理的区间内。
D触发器模块用于根据第一时域转换电路模块和第二时域转换电路模块的输出信号到达顺序判断MRAM电路模块的状态。
在本实施例中，D触发器根据时域转换电路输出信号到达的顺序来判断MRAM单元的状态。如上所述，由于两个BL的放电速率不同，所以时域转换电路的两个支路输出的信号在不同时刻发生翻转。基于这一特性，可以通过比较两个支路输出信号的翻转顺序来判断MRAM单元的状态。具体来说，当参考支路的时域转换电路输出上升沿信号时，D触发器记录此时VD状态。如果VD的状态为高，则表示该MRAM单元处于P状态，如果VD的状态为低，则表示该MRAM单元处于AP状态。
参照图2，一种MRAM灵敏放大器的数据读取方法，包括以下步骤：
S1、接通电源VDD与地VSS，灵敏放大器电路模块处于工作状态；
具体地，将灵敏放大器接通电源VDD与地VSS，灵敏放大器开始工作。结合图1所提供的MRAM阵列和灵敏放大器的电路图，在读取过程中，要读取的MRAM数据单元的RWL选通为高电平，WWL为低电平，形成位线到VSS的放电通路。参考MRAM单元的阻值设置为(P+AP)/2。
S2、PRE信号使能，DIS信号失效，灵敏放大器电路模块进入预充电阶段；
具体地，在预充电阶段，PRE信号使能，因此位线BLD和位线BLR同时充电并最终稳定在VDD。在这种情况下，提供给I1和I2的输入电压很高，这导致这两个标准反相器I1与I2输出低电压，即，VD,INV和VR,INV输出为0。因此，与非门输出一个高电平信号，打开晶体管T1和T2，两个缺流反相器的脚晶体管的栅极电压也被拉高为高电平，此时的缺流反相器等效为标准反相器，因此其输出信号VD,CSI和VR,CSI均输出高电平。最后，在预充的最后阶段，经过反相器I3和I4的波形整形，时域转换电路的两个支路的输出信号都为低电平，即，VR和VD输出0。
S3、PRE信号失效，DIS信号使能，所述灵敏放大器电路模块进入传感阶段，MRAM电路模块开始放电，并基于所述数据单元模块和所述参考单元模块的等效电阻不同，形成MRAM电路模块电压差，并获取对应的时域感知裕度；
具体地，如图5所示，在传感阶段，PRE被禁用，而DIS被启用，位线的电压开始向VSS放电。
S31、若MRAM电路模块的存储数据状态为AP态，数据单元模块的等效电阻大于参考单元模块的等效电阻，电压VD,INV相较于VR,INV后跳变为高电平信号，构成时间差τI；进一步，所述电压VD,CSI相较于VR,CSI后翻转为低电平，所述缺流反相器CSI1和所述缺流反相器CSI2之间的翻转时间差构成了时间差τCSI，将所述时间差τI和所述时间差τCSI进行求和得到AP态时域感知裕度；
具体地，MRAM数据单元的存储数据为AP，MRAM数据单元的等效电阻大于参考单元的等效电阻。这导致整个传感阶段位线BLD的放电速率都低于位线BLR。因此，VD,INV在VR,INV之前跳变为高电平信号，构成时间差τI。同时，缺流反相器CSI2比缺流反相器CSI1有更小的翻转延迟，VR,CSI比VD,CSI先翻转为低电平，两个缺流反相器之间的翻转时间差进一步构成了时间τCSI。这两个时间差之和构成了AP状态下SOT的时域感知裕度。
S32、若MRAM电路模块的存储数据状态为P态，数据单元模块的等效电阻小于参考单元模块的等效电阻，所述电压VD,INV相较于VR,INV先跳变为高电平信号，构成时间差τI；进一步，所述电压VD,CSI相较于翻转VR,CSI先翻转为低电平，所述缺流反相器CSI1和所述缺流反相器CSI2之间的翻转时间差构成了时间差τCSI，将所述时间差τI和所述时间差τCSI进行求和得到P态时域感知裕度。
具体地，MRAM数据单元的存储数据为P，MRAM数据单元的等效电阻小于参考单元的等效电阻。因此，相比位线BLR与位线BLD放电更快，导致BLD首先放电到标准反相器的翻转阈值。VR,INV在VD,INV之前跳变为高电平信号，两条位线之间的电压差被初步转换为时间差τI。BLD更快的放电速率也意味着在整个传感周期内BLD的电压水平低于BLR，因此缺流反相器CSI1比缺流反相器CSI2具有更小的翻转延迟，VD,CSI比VR,CSI先翻转为低电平，两个缺流反相器之间的翻转时间差进一步构成了时间差τCSI。最后，τI与τCSI共同构成时域上的感知裕度。
S4、根据时域感知裕度并结合MRAM电路模块的存储数据状态对MRAM电路模块的存储数据进行表征，得到放大的存储数据；
具体地，如图6所示，I3和I4对缺流反相器的信号输出进行波形整形，将VR和VD生成一个尖锐的边缘，作为D触发器的输入端。
S41、若MRAM电路模块的存储数据状态为P态，D触发器模块的第二输入端VR接收上升沿信号，D触发器模块的第一输入端VD为高电平，D触发器模块输出1，表征所述数据单元模块的状态；
具体地，在第一种情况下，MRAM数据单元为P态。当D触发器的EN端接收到上升沿信号时，D端的VD信号为高电平，D触发器输出1，表征MRAM数据单元的状态。
S42、若MRAM电路模块的存储数据状态为AP态，D触发器模块的第二输入端VR接收上升沿信号，D触发器模块的第一输入端VD为低电平，D触发器模块输出0，表征所述数据单元模块的状态。
具体地，在第二种情况下，MRAM数据单元为AP态。当D触发器的EN端接收到上升沿信号时，D端的VD信号为低电平，D触发器输出0，表征MRAM数据单元的状态。
S5、断开电源VDD与地VSS，灵敏放大器电路模块停止工作。
具体地，若还需进行下一次放大过程，重复步骤S2至步骤S4，若结束工作，断开电源VDD与地VSS，灵敏放大器停止工作。
上述方法实施例中的内容均适用于本系统实施例中，本系统实施例所具体实现的功能与上述方法实施例相同，并且达到的有益效果与上述方法实施例所达到的有益效果也相同。
以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
Claims (10)
1.一种MRAM灵敏放大器，其特征在于，包括MRAM电路模块与灵敏放大器电路模块，所述MRAM电路模块与所述灵敏放大器电路模块之间电性连接，其中：
所述MRAM电路模块用于存储信息；
所述灵敏放大器电路模块还包括第一时域转换电路模块、第二时域转换电路模块、控制单元模块和D触发器模块，所述灵敏放大器电路模块用于获取所述MRAM电路模块的存储信息。
2.根据权利要求1所述一种MRAM灵敏放大器，其特征在于，所述MRAM电路模块包括至少一个数据单元模块、参考单元模块、晶体管T3、晶体管T4和晶体管T5，所述晶体管T3的源极与所述晶体管T4的源极连接并接高电平VDD，所述晶体管T3的栅极与所述晶体管T4的栅极连接并接PRE使能信号，所述晶体管T3的漏极、所述数据单元模块的第一端与所述灵敏放大器电路模块连接，所述晶体管T4的漏极、所述参考单元模块的第一端与所述灵敏放大器电路模块连接，所述数据单元模块的第二端、所述参考单元模块的第二端与所述晶体管T5的源极连接，所述晶体管T5的栅极接DIS使能信号，所述晶体管T5的漏极接地VSS，其中：
所述数据单元模块和参考单元模块用于存储数据；
所述晶体管T3、晶体管T4和晶体管T5用于控制所述MRAM电路模块的工作模式。
3.根据权利要求2所述一种MRAM灵敏放大器，其特征在于，所述数据单元模块和所述参考单元模块均包括第一晶体管、第二晶体管、自旋轨道力矩磁性隧道结、读字线和写字线，所述数据单元模块的第一晶体管的源极、所述数据单元模块的第二晶体管的源极与所述晶体管T3的漏极连接，所述数据单元模块的第一晶体管的栅极与所述数据单元模块的读字线连接，所述数据单元模块的第二晶体管的栅极与所述数据单元模块的写字线连接，所述数据单元模块的自旋轨道力矩磁性隧道结的第一输入端与所述数据单元模块的第二晶体管的漏极连接，所述数据单元模块的自旋轨道力矩磁性隧道结的输出端与所述数据单元模块的第一晶体管的漏极连接，所述参考单元模块的第一晶体管的源极、所述参考单元模块的第二晶体管的源极与所述晶体管T4的漏极连接，所述参考单元模块的第一晶体管的栅极与所述参考单元模块的读字线连接，所述参考单元模块的第二晶体管的栅极与所述参考单元模块的写字线连接，所述参考单元模块的自旋轨道力矩磁性隧道结的第一输入端与所述参考单元模块的第二晶体管的漏极连接，所述参考单元模块的自旋轨道力矩磁性隧道结的输出端与所述参考单元模块的第一晶体管的漏极连接，所述数据单元模块的自旋轨道力矩磁性隧道结的第二输入端、所述参考单元模块的自旋轨道力矩磁性隧道结的第二输入端与所述晶体管T5的源极连接，其中：
所述第一晶体管和所述第二晶体管用于控制所述读字线和所述写字线的电平；
所述自旋轨道力矩磁性隧道结用于存储数据；
所述读字线和所述写字线用于读取所述自旋轨道力矩磁性隧道结的存储数据。
4.根据权利要求2所述一种MRAM灵敏放大器，其特征在于，所述灵敏放大器电路模块包括第一时域转换电路模块、第二时域转换电路模块、控制单元模块和D触发器模块，所述第一时域转换电路模块的第一输入端、所述控制单元模块的第一输入端与所述MRAM电路模块的晶体管T3连接，所述第二时域转换电路模块的第一输入端、所述控制单元模块的第二输入端与所述MRAM电路模块的晶体管T4连接，所述控制单元模块的第一输出端与所述第一时域转换电路模块的第二输入端连接，所述控制单元模块的第二输出端与所述第二时域转换电路模块的第二输入端连接，所述第一时域转换电路模块的输出端与所述D触发器模块的第一输入端VD连接，所述第二时域转换电路模块的输出端与所述D触发器模块的第二输入端VR连接，其中：
所述第一时域转换电路模块用于将所述数据单元模块的电压信息转换为时间信息；
所述第二时域转换电路模块用于将所述参考单元模块的电压信息转换为时间信息；
所述控制单元模块用于控制所述第一时域转换电路模块和所述第二时域转换电路模块处于正常工作状态；
所述D触发器模块用于根据所述第一时域转换电路模块和所述第二时域转换电路模块的输出信号到达顺序判断所述MRAM电路模块的状态。
5.根据权利要求4所述一种MRAM灵敏放大器，其特征在于，所述第一时域转换电路模块包括标准反相器I1、标准反相器I3和缺流反相器CSI1，所述标准反相器I1的输入端通过位线BLD分别与所述晶体管T3的漏极和所述控制单元模块连接，所述标准反相器I1的输出端、所述缺流反相器CSI1的第一输入端与所述控制单元连接并接电压VD,INV，所述缺流反相器CSI1的第二输入端与所述控制单元连接，所述缺流反相器CSI1的输出端与所述标准反相器I3的输入端连接并接电压VD,CSI，所述标准反相器I3的输出端与所述D触发器模块连接，其中：
所述标准反相器I1用于将所述数据单元模块放电过程中的电压信息转换为时间信息，当位线BLD电压放电到所述标准反相器I1的翻转阈值时，所述标准反相器I1输出高电平信号，并与所述参考单元模块形成时间差；
所述标准反相器I3用于对所述缺流反相器CSI1的输出信号进行波形整形；
所述缺流反相器CSI1用于扩大所述时间差。
6.根据权利要求4所述一种MRAM灵敏放大器，其特征在于，所述第二时域转换电路模块包括标准反相器I2、标准反相器I4和缺流反相器CSI2，所述标准反相器I2的输入端通过位线BLR分别与所述晶体管T4的漏极和所述控制单元模块连接，所述标准反相器I2的输出端、所述缺流反相器CSI2的第一输入端与所述控制单元连接并接电压VR,INV，所述缺流反相器CSI2的第二输入端与所述控制单元连接，所述缺流反相器CSI2的输出端与所述标准反相器I4的输入端连接并接电压VR,CSI，所述标准反相器I4的输出端与所述D触发器模块连接，其中：
所述标准反相器I2用于将所述参考单元模块放电过程中的电压信息转换为时间信息，当位线BLR电压放电到所述标准反相器I2的翻转阈值时，所述标准反相器I2输出高电平信号，并与所述数据单元模块形成时间差；
所述标准反相器I4用于对所述缺流反相器CSI2的输出信号进行波形整形；
所述缺流反相器CSI2用于扩大所述时间差。
7.根据权利要求6所述一种MRAM灵敏放大器，其特征在于，所述控制单元模块包括晶体管T1、晶体管T2、采样电容C1、采样电容C2和与非门，所述与非门的第一输入端与所述第一时域转换电路模块的标准反相器I1的输出端连接，所述与非门的第二输入端与所述第二时域转换电路模块的标准反相器I2的输出端连接，所述与非门的输出端分别与所述晶体管T1的栅极和晶体管T2的栅极连接并接电压VHOLD，所述晶体管T1的源极分别与所述第二时域转换电路模块的标准反相器I2的输入端和所述晶体管T4的漏极连接，所述晶体管T2的源极分别与所述第一时域转换电路模块的标准反相器I1的输入端和所述晶体管T3的漏极连接，所述晶体管T1的漏极分别与所述采样电容C1的第一端和所述第一时域转换电路模块的缺流反相器CSI1的第二输入端连接并接电压VD,HOLD，所述晶体管T2的漏极分别与所述采样电容C2的第一端和所述第二时域转换电路模块的缺流反相器CSI2的第二输入端连接并接电压VR,HOLD，其中：
所述晶体管T1和所述晶体管T2用于作为所述控制单元模块工作的开关；
所述采样电容C1和所述采样电容C2用于存储电荷；
所述与非门用于控制所述晶体管T1或所述晶体管T2的导通或关闭。
8.一种MRAM灵敏放大器的数据读取方法，其特征在于，包括以下步骤：
接通电源VDD与地VSS，所述灵敏放大器电路模块处于工作状态；
PRE信号使能，DIS信号失效，所述灵敏放大器电路模块进入预充电阶段；
PRE信号失效，DIS信号使能，所述灵敏放大器电路模块进入传感阶段，MRAM电路模块开始放电，并基于所述数据单元模块和所述参考单元模块的等效电阻不同，形成MRAM电路模块电压差；
根据所述MRAM电路模块电压差，灵敏放大器将所述MRAM电路模块电压差动态转换为时间差，并根据时间差对所述MRAM电路模块的存储数据进行表征，得到放大的存储数据；
断开电源VDD与地VSS，所述灵敏放大器电路模块停止工作。
9.根据权利要求8所述一种MRAM灵敏放大器的数据读取方法，其特征在于，还包括基于所述时间差结合MRAM电路模块的存储数据状态获取对应的时域感知裕度，其中，所述MRAM电路模块的存储数据状态包括AP态与P态，具体包括：
若所述MRAM电路模块的存储数据状态为AP态，所述数据单元模块的等效电阻大于所述参考单元模块的等效电阻，所述电压VD,INV相较于所述电压VR,INV后跳变为高电平信号，构成时间差τI；
所述电压VD,CSI相较于所述电压VR,CSI后翻转为低电平，所述缺流反相器CSI1和所述缺流反相器CSI2之间的翻转时间差构成了时间差τCSI，将所述时间差τI和所述时间差τCSI进行求和得到AP态时域感知裕度；
若所述MRAM电路模块的存储数据状态为P态，所述数据单元模块的等效电阻小于所述参考单元模块的等效电阻，所述电压VD,INV相较于所述电压VR,INV先跳变为高电平信号，构成时间差τI；
所述电压VD,CSI相较于所述电压VR,CSI先翻转为低电平，所述缺流反相器CSI1和所述缺流反相器CSI2之间的翻转时间差构成了时间差τCSI，将所述时间差τI和所述时间差τCSI进行求和得到P态时域感知裕度。
10.根据权利要求9所述一种MRAM灵敏放大器的数据读取方法，其特征在于，所述根据所述MRAM电路模块电压差，灵敏放大器将所述MRAM电路模块电压差动态转换为时间差，并根据时间关系对所述MRAM电路模块的存储数据进行表征，得到放大的存储数据这一步骤具体包括：
若所述MRAM电路模块的存储数据状态为P态，所述D触发器模块的第二输入端VR接收上升沿信号，所述D触发器模块的第一输入端VD为高电平，所述D触发器模块输出1，表征所述数据单元模块的状态，得到放大的存储数据；
若所述MRAM电路模块的存储数据状态为AP态，所述D触发器模块的第二输入端VR接收上升沿信号，所述D触发器模块的第一输入端VD为低电平，所述D触发器模块输出0，表征所述数据单元模块的状态，得到放大的存储数据。
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