TWI523034B - 記憶體裝置與控制記憶體裝置的方法 - Google Patents

Description

記憶體裝置與控制記憶體裝置的方法

本發明涉及一種記憶體裝置和相關控制方法，尤指一種具有較少半選取干擾之記憶體裝置及相關方法。

在一記憶體(例如一靜態隨機存取記憶體(RAM))中，可以對該記憶體之一記憶體單元(memory cell)寫入或讀出一邏輯值。當該邏輯值被寫入該記憶體單元時，耦接到該記憶體單元之字元線(word line)的電位被充電至一高電位，以導通該記憶體單元之複數個開關電晶體(pass transistor)。接著，若被寫入之位元值係邏輯值1，則耦接至該記憶體單元之一第一位元線(first bit line)的電位會被充電至高電位，且耦接至該記憶體單元之一第二位元線的電位會被放電至一低電位；若被寫入之位元值係邏輯值0時，則該第一位元線會被放電至低電位而該第二位元線則被充電至高電位。因此，藉由分別補充耦接至該記憶體單元之該第一位元線以及該第二位元線之電位，使該邏輯值被寫入該記憶體之該記憶體單元中。然而，當耦接至該記憶體單元之字元線之電位被充電至高電位時，所有耦接至該字元線的其他記憶體單元之複數個開關電晶體都會被導通，且耦接至該字元線但並未耦接至該第一位元線以及該第二位元線的記憶體單元可能會遭受到干擾，因此，儲存在其他記憶體單元之邏輯值可能被改變，這稱之為半選取干擾現象(half-select-disturb phenomenon)。為了減少這種半選取干擾現象，開關電晶體需要縮小尺寸，然而，為了提升寫入邊際(write margin)和寫入速度(write-in speed)，開關電晶體又應該要加大尺寸。換句話說，當選擇傳統記憶體單元之複數個開關電晶體的尺寸時必須妥協於輕重權衡。如何提高靜態隨機存取記憶體單元的穩定性和存取速度已成為業界之關鍵問題。

本發明的目的之一在於提供一種具有較低半選取干擾之記憶體裝置以及相關方法。

根據本發明之一第一實施例，提出了一種記憶體裝置。該記憶體裝置包含有一第一記憶體單元、一第一輔助電路以及一控制電路。該第一記憶體單元至少被一第一字元線所控制，該第一輔助電路耦接至一輔助位元線，且被該第一字元線所控制，其中該第一輔助電路能夠儲存一預定資料值，而該控制電路能夠根據該輔助位元線之一位元線電壓來控制該第一字元線之一第一字元線電壓。

根據本發明之一第二實施例，揭露一種控制一記憶體裝置之方法，其中該記憶體裝置包含有一第一記憶體單元，其至少被一第一字元線所控制。該方法包含有；提供能夠儲存一預定資料值之一第一輔助電路，其中該第一輔助電路被該第一字元線所控制；將該第一輔助電路耦接至一輔助位元線；以及根據該輔助位元線之一位元 線電壓來控制該第一字元線之一第一字元線電壓。

本發明之記憶體裝置及相關控制方法係利用一輔助電路儲存一預定資料值以及利用一控制電路根據輔助位元線電壓控制字元線電壓，因而降低讀寫記憶體裝置時所產生的半選取干擾現象。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。

請參考第1圖，其為本發明第一實施例之一記憶體裝置100的示意圖。記憶體裝置100可包含複數個記憶體單元102a、...、102n、複數個輔助電路(auxiliary circuit)104a、...、104n、複數個反向器106a、...、106n、一控制電路108以及一預充電路(pre-charge circuit)110。複數個寫入字元線WWLa、...、WWLn分別控制記憶 體單元102a、...、102n之寫入選擇(write-in selection)，而複數個讀取字元線RWLa、...、RWLn則分別控制記憶體單元102a、...、102n之讀取選擇(read-out selection)。輔助電路104a、...、104n分別被當作記憶體單元102a、...、102n之虛設電路(dummy circuit)，且每一輔助電路能夠儲存一預定資料值，在本實施例中，該預定資料值為邏輯值0，然而應可理解的是，根據不同的設計需求，該預定資料值可以是其他任何值。此外，寫入字元線WWLa、...、WWLn亦可分別控制輔助電路104a、...、104n，且輔助電路104a、...、104n可被耦接至同一輔助寫入位元線WLSBSa，其中輔助寫入位元線WLSBSa係用來在輔助電路104a、...、104n之其中之一被一相對應字元線選擇到時產生一輔助位元線電壓Sa。

應注意的是，由於記憶體單元102a、...、102n屬於同一行(column)，記憶體單元102a、...、102n會被耦接至同一第一寫入位元線WBLa、同一第二寫入位元線WBLb以及同一讀取位元線RBL，其中第一寫入位元線WBLa和第二寫入位元線WBLb係用來進行資料寫入(例如將邏輯值1或邏輯值0寫入至被該寫入字元線所選擇之記憶體單元)，且讀取位元線RBL係用來讀取儲存在被該讀取字元線所選擇之記憶體單元中的邏輯值。此外，於實作上，記憶體裝置100可以有複數行的記憶體單元，為簡明起見，第1圖中只有一行的記憶體單元被編號。

每一反向器106a、...、106n都有一輸入端以及被耦接至相對應 之寫入字元線WWLa、...、WWLn的一輸出端。當一反向器之輸入端接收到一輸入訊號Si，該反向器便在相對應的寫入字元線產生一字元線電壓。控制電路108能夠根據輔助寫入位元線WLSBSa之輔助位元線電壓Sa來控制寫入字元線WWLa、...、WWLn其中之一之字元線電壓，其中輔助位元線電壓Sa根據儲存於被字元線電壓所選擇之輔助電路中的預定資料值(例如邏輯值0)獲得。更具體的說，當輔助電路被字元線電壓選擇時，儲存於被選擇之輔助電路中的預定資料值(例如邏輯值0)可以使被選擇之輔助電路對輔助寫入位元線WLSBSa之輔助位元線電壓Sa放電。接著，控制電路108能夠根據輔助位元線電壓Sa來控制被選擇之寫入字元線的字元線電壓。

此外，記憶體裝置100另包含一預充電路110，用來在輸入訊號輸入至反向器106a、...、106n其中之一的輸入端之前，預充第一寫入位元線WBLa、第二寫入位元線WBLb、讀取位元線RBL以及輔助寫入位元線WLSBSa之電位至高電位。

在本實施例中，如第2圖所示，因為該記憶體單元包含有八個電晶體，故每一記憶體單元102a、...、102n均係八電晶體靜態隨機存取記憶體單元(8-T static random access memory cell)。應注意的是，本發明並不僅限於八電晶體靜態隨機存取記憶體單元，六電晶體靜態隨機存取記憶體單元或其他種類的記憶體單元亦可作為本發明之其他實施例。為簡明起見，第2圖為依據本發明一實施例之複數個記憶體單元102a、...、102n的其中之一(例如記憶體單元102a) 的示意圖。該記憶體單元包含有一栓鎖電路(latch circuit)202、一第一電晶體204、一第二電晶體206、一第三電晶體208以及一第四電晶體210。栓鎖電路202可以儲存一資料位元(例如邏輯值1或邏輯值0)，在本實施例中，栓鎖電路202包含有四個電晶體M1~M4，其中電晶體M1與電晶體M3被配置為一第一反向器，電晶體M2與電晶體M4被配置為一第二反向器，且該第一反向器以及該第二反向器有一正向回授迴路(即產生一栓鎖)。更具體的說，該第一反向器之輸出端N1(即栓鎖電路202之一第一接入端(first access terminal))係耦接至該第二反向器之一輸入端，且該第二反向器之輸出端N2(即栓鎖電路202之一第二接入端)係耦接至該第一反向器之輸入端。此外，栓鎖電路202可操作在供應電壓Vdd以及接地電壓Vgnd之間。第一電晶體204包含一第一端(即第一電晶體204之位元傳輸端)耦接至栓鎖電路202之輸出端N1，一第二端N3(即第一電晶體204之其他位元傳輸端)耦接至，例如，第一寫入位元線WBLa，以接收一第一寫入位元線訊號Swbla，以及一控制端N4耦接至該寫入字元線(例如，WWLa)以接收一寫入字元線控制訊號Swwla。第二電晶體206包含一第一端(即第二電晶體206之位元傳輸端)耦接至栓鎖電路202之輸出端N2，一第二端N5(即第二電晶體206之其他位元傳輸端)耦接至，例如，一第二寫入位元線WBLb，以接收第二寫入位元線訊號Swblb，以及一控制端N6耦接至寫入字元線WWLa。第三電晶體208包含一第一端耦接至一電壓，例如接地電壓Vgnd，一控制端耦接至栓鎖電路202之輸出端N2，以及一第二端N7。第四電晶體210包含一第一端耦接至第三電晶體208 之第二端N7，一第二端N8耦接至，例如，讀取位元線RBL，以輸出一讀取位元線訊號Srbl，以及一控制端N9耦接至，例如，讀取字元線RWLa，以接收一讀取字元線控制訊號Srwla。應注意的是，寫入字元線控制訊號Swwla以及讀取字元線控制訊號Srwla係基於列(row based)的訊號，且第一寫入位元線訊號Swbla、第二寫入位元線訊號Swblb以及讀取位元線訊號Srbl係基於行(column based)的訊號。

另外要注意的是，在記憶體裝置100中使用輔助電路104a、...、104n的目的是要監控儲存邏輯值0之記憶體單元的位元線電壓(例如，第一寫入位元線WBLa)從一電位(例如，Vdd)到另一電位(例如，Vgnd)的變化。因此，除了輔助電路104a、...、104n儲存的是邏輯值0以外，實作上，每一輔助電路104a、...、104n和真正的記憶體單元(即記憶體單元102a，...，102n)是相同的。換句話說，每一輔助電路104a、...、104n之架構可和第2圖所示之記憶體單元架構相同，因此，輔助電路104a、...、104n又可耦接至另一輔助寫入位元線WLSBSb以及一輔助讀取位元線RBLS，其中輔助寫入位元線WLSBSb以及輔助讀取位元線RBLS分別具有和第二寫入位元線WBLb以及讀取位元線RBL相似的功能。然而本發明不限於此實施例，任何其他能監控真正記憶體單元之位元線從一電位到另一電位之電壓變化的電路，皆屬於本發明之範圍。

根據本發明，當記憶體裝置100中之一記憶體單元(例如第一記 憶體單元102a)被選取並寫入一值(例如，0或1)時，控制該記憶體單元列(其包含有被選取之該記憶體單元)之寫入字元線(例如WWLa)之電位會從低電位被充電至高電位。在此，對第一記憶體單元102a寫入一值僅用來作為範例說明。在一低電位之輸入訊號Si輸入至反向器106a之輸入端之前，預充電路110會預充第一寫入位元線WBLa之電位、第二寫入位元線WBLb之電位以及輔助寫入位元線WLSBSa、WLSBSb之電位至一高電位。接著，當該低電位之輸入訊號Si輸入至反向器106a之輸入端時，第一寫入字元線WWLa之電位會逐漸增加以導通位於第一列之複數個記憶體單元之開關電晶體(即具有和第2圖中之第一電晶體204以及第二電晶體206同樣功能之相對應電晶體)，其中位於第一列之複數個記憶體單元包含有第一輔助電路104a以及第一記憶體單元102a。

接下來，由於邏輯值0儲存在第一輔助電路104a，當第一輔助電路104a之開關電晶體(即具有和第2圖中之第一電晶體204同樣功能之該相對應電晶體)被導通時，輔助寫入位元線WLSBSa之高電位會逐漸放電至低電位；同時，在輔助寫入位元線WLSBSa之電位被放電至足夠低的電壓之前，控制電路108會放慢升高第一寫入字元線WWLa之電位。當輔助寫入位元線WLSBSa之電位被放電至足夠低的電壓時，控制電路108會停止放慢升高第一寫入字元線WWLa之電位，並且讓第一反向器106a對電位充電至一預定頂端電位(top voltage level)。如此一來，藉由在輔助寫入位元線WLSBSa之電位到達足夠低的電壓之前放慢對第一寫入字元線WWLa之電 位的充電，當第一寫入字元線WWLa之電位達到該預定頂端電位時，儲存邏輯值0且耦接至第一寫入字元線WWLa之該記憶體單元中所儲存之邏輯值0保證不會改變至邏輯值1，這是因為第一輔助電路104a係實際記憶體單元之虛設電路，且輔助寫入位元線WLSBSa之放電速率(discharging rate)大致上等同於其他儲存邏輯值0之記憶體單元之寫入位元線的放電速率。換句話說，本發明減少了記憶體裝置100之半選取干擾現象。

請參考第3圖，第3圖為依據本發明第二實施例之一記憶體裝置300的示意圖。在本實施例中，控制電路以及預充電路之詳細電路係繪示於圖中。為簡明起見，記憶體裝置300中除了控制電路以及預充電路以外，其他複數個元件都標有和記憶體裝置100相同之標號。在本實施例中，控制電路以及預充電路分別被標示為302和304。預充電路302可包含有複數個電晶體Mp1、...、Mp6，例如複數個P型場效電晶體。每一電晶體Mp1、...、Mp6都有一控制端耦接至一預充控制訊號Sp，一第一端耦接至一電壓(例如供應電壓Vdd)，以及一第二端分別耦接至記憶體裝置300之每一位元線(例如，輔助寫入位元線WLSBSa、WLSBSb、輔助讀取位元線RBLS、第一寫入位元線WBLa、第二寫入位元線WBLb以及讀取位元線RBL)。在寫入字元線被輸入訊號選取之前，預充控制訊號Sp變為，例如低電位，來導通電晶體Mp1、...、Mp6以將位元線(例如輔助寫入位元線WLSBSa、WLSBSb、輔助讀取位元線RBLS、第一寫入位元線WBLa、第二寫入位元線WBLb以及讀取位元線RBL)之 電位預充至高電位。

控制電路302係一追蹤電路(tracking circuit)，其係用來追蹤輔助寫入位元線WLSBSa之輔助位元線電壓Sa的變化，以產生一調整訊號Sad來控制寫入字元線WWLa、...、WWLn其中之一的字元線電壓。控制電路302可包含一共同電晶體(common transistor)Mc(例如一N型場效電晶體)以及複數個電晶體Mna、...、Mnn(例如複數個N型場效電晶體)，其中共同電晶體Mc具有一控制端耦接至輔助寫入位元線WLSBSa、一第一連接端Nc1、以及一耦接至一電壓(例如接地電壓Vgnd)的第二連接端。每一電晶體Mna、...、Mnn都有一控制端分別耦接至每一寫入字元線WWLa、...、WWLn、一第一連接端耦接至共同電晶體Mc之第一連接端Nc1以及一第二連接端分別耦接至每一寫入字元線WWLa、...、WWLn。

根據本發明，當記憶體裝置300進行一寫入程序時，寫入字元線WWLa、...、WWLn的其中之一會被選取。共同電晶體Mc係用來監控輔助寫入位元線WLSBSa之輔助位元線電壓Sa的變化，並產生一監控訊號Sm給電晶體Mna，...，Mnn之中被耦接至被選取之寫入字元線的電晶體，其中該被選取之電晶體會產生一調整訊號Sad給該被選取之寫入字元線。電晶體Mna、...、Mnn係複數個二極體接法電晶體(diode-connected transistors)。為了更清楚地描述控制電路302的運作，將以寫入一個值到第一記憶體單元102a來作為範例說明。

第4圖為繪示一操作時脈訊號(operating clock signal)Sck、第一寫入字元線控制訊號Swwla、輔助位元線電壓Sa以及耦接至第一寫入字元線WWLa且儲存邏輯值0之記憶體裝置300的記憶體單元的一第一寫入位元線訊號Swbla以及一第二寫入位元線訊號Swblb的時序圖。在時間T1時，記憶體裝置300進入第一記憶體單元102a之寫入程序。在時間T2時，第一寫入字元線WWLa從一低電位充電至一高電位。在時間T2和T3之間，因為第一寫入字元線控制訊號Swwla低於電晶體Mna之一臨界電壓(rhreshold voltage)Vth，所以二極體接法電晶體Mna會保持不導通(turned off)。在此同時，在時間T2和T3之間，因為在第一輔助電路104a中之開關電晶體(即具有和第1圖中的第一電晶體204以及第二電晶體206同樣功能之相對應之電晶體)保持不導通，所以輔助位元線電壓Sa保持在高電位。接著，在時間T3之後，二極體接法電晶體Mna以及第一輔助電路104a之電晶體會被導通，如此一來，一電流會流過包括二極體接法電晶體Mna以及共同電晶體Mc之電流路徑以減緩第一寫入字元線控制訊號Swwla之上升速率(如第4圖所示)。應注意的是，因為於時間T3之後，在第一輔助電路104a中之開關電晶體會被導通以對輔助位元線電壓Sa進行放電，所以輔助位元線電壓Sa之電位會逐漸降低。接著，在時間T3和T4之間，第一寫入字元線控制訊號Swwla會以慢於時間T2和T3之間的上升速率的上升速率而逐漸上升。

當輔助位元線電壓Sa降低到共同電晶體Mc之臨界電壓Vth時，共同電晶體Mc在時間T4會不導通。當共同電晶體Mc不導通時，包含二極體接法電晶體Mna以及共同電晶體Mc之該電流路徑為斷路，如此一來，在時間T4和T5之間，沒有電流會經由該電流路徑流至接地電壓Vgnd。第一寫入字元線控制訊號Swwla在時間T5達到該預定頂端電位。應注意的是，該頂端電位可以是供應電壓Vdd或任何其他高於或低於供應電壓Vdd之電位。在時間T5和T6間，該值會被控制而寫入至第一記憶體單元102a。

請再次參考第4圖。因為第一輔助電路104a係實際記憶體單元之虛設電路，輔助位元線電壓Sa之下降速率會大致上等同於儲存邏輯值0且耦接至第一寫入字元線WWLa之記憶體單元之第一寫入位元線訊號Swbla的下降速率。接著，控制電路302使用輔助位元線電壓Sa來產生調整訊號Sad以調整第一寫入字元線WWLa之第一寫入字元線控制訊號Swwla，如此一來，第一寫入字元線控制訊號Swwla之上升速率會藉由第一輔助電路104a以及控制電路302的使用而在時間T3之後趨緩，換句話說，延長了第一寫入字元線控制訊號Swwla達到該頂端電位所需要的時間，且因此在第一寫入字元線WWLa之第一寫入字元線控制訊號Swwla達到該頂端電位(例如，供應電壓)之前，提供儲存該邏輯值0且耦接至第一寫入字元線WWLa之該記憶體單元足夠的時間來對第一寫入位元線訊號Swbla進行放電至一夠低之電壓(例如，臨界電壓Vth)。當第一寫入位元線訊號Swbla之電位低於該夠低之電壓(例如，臨界電壓Vth)時，儲存 在耦接至第一寫入字元線WWLa之該記憶體單元中之邏輯值0將不會被第一寫入字元線控制訊號Swwla之該頂端電位所干擾，換句話說，本發明降低了記憶體裝置300的半選取干擾現象。

此外，讓電晶體Mna，...，Mnn共用同一電晶體Mc並把電晶體Mc當作共同監控電晶體(common monitoring transistor)具有節省記憶體裝置300之晶片面積以及降低輔助寫入位元線WLSBSa之寄生電容的好處。應注意的是，即使控制電路302的運作描述係以寫入一值到位於第一列之第一記憶體單元102a為例，當該值被寫入到位於其他列之記憶體單元時，控制電路302仍然同樣具有類似的好處。為簡明起見，在此將省略對該程序的詳細敘述。

請參考第5圖，其為本發明之一記憶體裝置500之一第三實施例的示意圖。在本實施例中，控制電路之詳細電路繪示於圖中。因此，為簡明起見，記憶體裝置500中除控制電路以外，其他複數個元件都標有和記憶體裝置300相同之標號。在本實施例中，控制電路被標記為502，其係一追蹤電路，用來追蹤輔助寫入位元線WLSBSa之輔助位元線電壓Sa的變化，以產生一調整訊號Sad來控制寫入字元線WWLa、...、WWLn其中之一之字元線電壓。控制電路502可包含有複數個電晶體Mna’、...、Mnn’(例如複數個N型場效電晶體)，其中每一個電晶體Mna、...、Mnn都有一控制端耦接至輔助寫入位元線WLSBSa、一第一連接端耦接至接地電壓Vgnd以及一第二連接端分別耦接至每一寫入字元線WWLa、...、WWLn。

根據本發明，當記憶體裝置500進行一寫入程序時，寫入字元線WWLa、...、WWLn其中之一會被選取。電晶體Mna’、...、Mnn’其中之一會被用來監控輔助寫入位元線WLSBSa之輔助位元線電壓Sa的變化，並產生一監控訊號Sad’給被選取的寫入字元線。為了更清楚地描述控制電路502的運作，將以寫入一個值到第一記憶體單元102a來作為範例說明。

當記憶體裝置500進入第一記憶體單元102a之該寫入程序時，第一寫入字元線WWLa開始從一低電位充電至一高電位，此時，因為輔助位元線電壓Sa處於高電位，第一電晶體Mna’會被導通。接著，一電流會流過包括第一電晶體Mna’之電流路徑，因而減緩了第一寫入字元線控制訊號Swwla之上升速率，換句話說，第一寫入字元線控制訊號Swwla以一個慢於沒有電流流經第一電晶體Mna’時的上升速率的上升速率來逐漸上升。應注意的是，預充電路304(例如電晶體Mp1)亦在輸入訊號被輸入至其中一個反向器106a、...、106n的輸入端之前，將輔助位元線電壓Sa之電位預充至高電位，如此一來，當記憶體裝置500進入第一記憶體單元102a之該寫入程序時，輔助位元線電壓Sa已經處於高電位。

接著，當輔助位元線電壓Sa降低至第一電晶體Mna’之臨界電壓Vth時，第一電晶體Mna’不導通，而當第一電晶體Mna’不導通時，該電流路徑為斷路，故不會再有電流經過該電流路徑而流至接 地電壓Vgnd。第一寫入字元線控制訊號Swwla將達到該預定頂端電位。應注意的是，該預定頂端電位可以是供應電壓Vdd或任何其他高於或低於供應電壓Vdd之電位。當第一寫入字元線控制訊號Swwla達到該預定頂端電位時，該值會被控制而寫入至第一記憶體單元102a。

類似於先前針對第二實施例之描述，因為第一輔助電路104a係實際記憶體單元之虛設電路，輔助位元線電壓Sa之上升速率會大致上等同於儲存邏輯值0且耦接至第一寫入字元線WWLa之該記憶體單元之第一寫入位元線訊號Swbla的上升速率。接著，控制電路502用輔助位元線電壓Sa來產生調整訊號Sad’，以調整第一寫入字元線WWLa之第一寫入字元線控制訊號Swwla，如此一來，第一寫入字元線控制訊號Swwla之上升速率會藉由第一輔助電路104a以及控制電路502的使用而減緩，換句話說，延長了第一寫入字元線控制訊號Swwla要達到該頂端電位所需的時間，且在第一寫入字元線WWLa之第一寫入字元線控制訊號Swwla到達該頂端電位(例如，供應電壓)之前，提供儲存邏輯值0且耦接至第一寫入字元線WWLa之該記憶體單元足夠的時間來對第一寫入位元線訊號Swbla進行放電至一夠低之電壓(例如，臨界電壓Vth)，當第一寫入位元線訊號Swbla之電位低於該夠低之電壓(例如，臨界電壓Vth)時，儲存在耦接至第一寫入字元線WWLa之該記憶體單元之邏輯值0將不會被第一寫入字元線控制訊號Swwla之該頂端電位所干擾，換句話說，本發明降低了記憶體裝置500的半選取干擾現象。

應注意的是，即使控制電路502的運作描述係以寫入一值到位於第一列之第一記憶體單元102a為例，當該值係被寫入到位於其他列之記憶體單元時，控制電路302仍然同樣具有類似的好處。為簡明起見，在此將省略對該程序的詳細敘述。

請參考第6圖，其為本發明之一記憶體裝置600之一第四實施例的示意圖。在本實施例中，控制電路之詳細電路繪示於圖中。因此，為簡明起見，記憶體裝置600中除控制電路以外，其他複數個元件都標有和記憶體裝置300相同之標號。在本實施例中，控制電路被標記為602。控制電路602係一追蹤電路，用來追蹤輔助寫入位元線WLSBSa之輔助位元線電壓Sa的變化，來產生一調整訊號(即第6圖中的Sad1”以及Sad2”)以控制寫入字元線WWLa、...、WWLn其中之一之字元線電壓。控制電路602可包含有複數個電晶體Mna”、...、Mnn”(例如複數個N型場效電晶體)、一電晶體Mc”(例如共同P型場效電晶體)以及複數個電晶體Mpa”、...、Mpn”(例如複數個P型場效電晶體)。每一個電晶體Mpa”、...、Mpn”都具有一控制端耦接至輔助寫入位元線WLSBSa、一第一連接端耦接至一電壓(例如接地電壓Vgnd)以及一第二連接端分別耦接至每一寫入字元線WWLa、...、WWLn。共同電晶體Mc”有一控制端耦接至電晶體Mna”、...、Mnn”之該控制端，且該控制端耦接至輔助寫入位元線WLSBSa，以及一第一連接端耦接至一電壓(例如供應電壓Vdd)。每一個電晶體Mpa”、...、Mpn”都有一控制端分別耦接至每一個反向 器106a、...、106n之輸入端，一第一連接端分別耦接至每一個反向器s106a、...、106n之該輸出端，且反向器106a、...、106n分別耦接至寫入字元線WWLa、...、WWLn，以及一第二連接端耦接至共同電晶體Mc”之一第二連接端。

根據本發明，當記憶體裝置600正在進行寫入程序時，寫入字元線WWLa、...、WWLn的其中之一會被選取。電晶體Mna”、...、Mnn”的其中之一係用來監控輔助寫入位元線WLSBSa之輔助位元線電壓Sa的變化，並產生第一調整訊號Sad”給被選取的寫入字元線。為了更清楚地描述控制電路602的運作，將以寫入一個值到第一記憶體單元102a來作為範例說明。

當記憶體裝置600進入第一記憶體單元102a之寫入程序，第一寫入字元線WWLa開始從一低電位充電至一高電位，此時，因為輔助位元線電壓Sa處於高電位，第一電晶體Mna’會被導通，而共同電晶體Mc”不導通。接著，一第一電流會流過包括第一電晶體Mna’之電流路徑，因而減緩了第一寫入字元線控制訊號Swwla之上升速率，換句話說，第一寫入字元線控制訊號Swwla以一個較慢於沒有電流流經第一電晶體Mna”時的上升速率的上升速率來逐漸上升，此時，包括共同電晶體Mc”以及第一電晶體Mpa”之電流路徑為斷路。應注意的是，預充電路304(例如，電晶體Mp1)亦在該輸入訊號被輸入至反向器106a、...、106n其中之一的輸入端之前將輔助位元線電壓Sa之電位預充至高電位，如此一來，當記憶體裝置600 進入第一記憶體單元102a之寫入程序時，輔助位元線電壓Sa已經處在高電位。

當輔助位元線電壓Sa降低至第一電晶體Mna’之臨界電壓Vth時，第一電晶體Mna’不導通，而當第一電晶體Mna’不導通時，該電流路徑為斷路，故不會再有電流經過該電流路徑而流至接地電壓Vgnd。當輔助位元線電壓Sa降低到供應電壓Vdd和輔助位元線電壓Sa之間的電壓差大於共同電晶體Mc”之臨界電壓Vthp時，共同電晶體Mc”將會導通。當共同電晶體Mc”導通時，會有一第二電流路徑由該供應電壓經由共同電晶體Mc”以及第一電晶體Mpa”流至第一寫入字元線WWLa。應注意的是，第一電晶體Mna”之不導通時間(turn off time)可能會和共同電晶體Mc”之導通時間(turn on time)重疊，或者可能不會和共同電晶體Mc”之導通時間重疊。

根據以上的描述，第一電晶體Mna”係用來在第一寫入字元線WWLa充電之初期階段時，放慢第一寫入字元線控制訊號Swwla之上升速率，而共同電晶體Mc”以及第一電晶體Mpa”係用來在第一寫入字元線WWLa充電之晚期階段時，加快第一寫入字元線控制訊號Swwla之上升速率。也就是說，根據本實施例，第一寫入字元線控制訊號Swwla之上升速率在輔助位元線電壓Sa之電位足夠低之前，被控制放慢下來。然而，當輔助位元線電壓Sa之該電位足夠低時，第一寫入字元線控制訊號Swwla之上升速率則會被控制加快，以達到該預定頂端電位。應注意的是，該預定頂端電位可以是 供應電壓Vdd或任何其他高於或低於供應電壓Vdd之電位。當第一寫入字元線控制訊號Swwla達到該預定頂端電位時，該值會被控制而寫入至第一記憶體單元102a。

類似於先前針對第二實施例之描述，因為第一輔助電路104a係實際記憶體單元之虛設電路，輔助位元線電壓Sa之電壓變化會大致上等同於儲存邏輯值0且耦接至第一寫入字元線WWLa之該記憶體單元之第一寫入位元線訊號Swbla的電壓變化。接著，控制電路602用輔助位元線電壓Sa來產生調整訊號Sad1”，以調整第一寫入字元線WWLa之第一寫入字元線控制訊號Swwla，如此一來，第一寫入字元線控制訊號Swwla之上升速率會藉由第一輔助電路104a以及控制電路602的使用而減緩，換句話說，延長了第一寫入字元線控制訊號Swwla要達到該頂端電位所需的時間，且在第一寫入字元線WWLa之第一寫入字元線控制訊號Swwla到達該頂端電位(例如，供應電壓)之前，提供足夠的時間給儲存邏輯值0且耦接至第一寫入字元線WWLa之該記憶體單元，來對第一寫入位元線訊號Swbla進行放電至一夠低之電壓(例如，臨界電壓Vth)。當第一寫入位元線訊號Swbla之電位夠低時(例如，低於臨界電壓Vth)，儲存在耦接至第一寫入字元線WWLa之該記憶體單元之邏輯值0將不會被第一寫入字元線控制訊號Swwla之該預定頂端電位所干擾。之後，第一寫入字元線控制訊號Swwla之上升速率會藉由第二調整訊號Sad2”的控制，來加速達到該預定頂端電位。

因此，儲存在耦接至第一寫入字元線WWLa之該記憶體單元之邏輯值0將不會被第一寫入字元線控制訊號Swwla之該頂端電位所干擾，換句話說，本發明降低了記憶體裝置600的半選取干擾現象。

此外，讓電晶體Mpa”，...，Mpn”共用同一電晶體Mc”並把電晶體Mc”當作共同監控電晶體，具有節省記憶體裝置600之晶片面積以及降低輔助寫入位元線WLSBSa之寄生電容的好處。應注意的是，即使控制電路602的運作描述係以寫入一值到位於第一列之第一記憶體單元102a為例，當該值係被寫入到位於其他列之記憶體單元時，控制電路602仍然同樣具有類似的好處。為簡明起見，在此將省略對該程序的詳細敘述。

上述之複數個實施例的運作可總結在第7圖所示之步驟中。第7圖係根據本發明之第五實施例來說明一種控制一記憶體裝置的方法的流程圖700，其中該記憶體裝置可以代表上述提到的各種記憶體裝置。為求簡單明瞭，對方法700的描述會結合記憶體裝置100之實施例。倘若大體上可達到相同的結果，並不需要一定照第7圖所示之流程中的步驟順序來進行，且第7圖所示之步驟不一定要連續進行，亦即其他步驟亦可插入其中。此外，第7圖中的某些步驟可根據不同實施例或設計需求省略之。方法700包含有以下步驟：步驟702：提供至少一輔助電路104a，其能夠儲存一預定資料值(例如邏輯值0)在其中，該輔助電路104a被第一 字元線WWLa所控制；步驟704：將輔助電路104a耦接至輔助寫入位元線WLSBSa；步驟706：根據輔助位元線WLSBSa之一位元線電壓Sa，控制第一字元線WWLa之一第一字元線電壓，以逐漸升高被選擇到之寫入字元線WWLa的電位；步驟708：追蹤輔助寫入位元線WLSBSa之輔助位元線電壓Sa的電壓變化，以產生一第一調整訊號來控制第一字元線WWLa之第一字元線電壓；步驟710：在輔助寫入位元線WLSBSa之電位被放電至一足夠低之電壓之前，放慢寫入字元線WWLa之電位的上升；步驟712：在輔助寫入位元線WLSBSa之電位被放電至達到該足夠低之電壓時，停止放慢被選擇之寫入字元線WWLa之電位的上升，並且將被選擇之寫入字元線WWLa之電位充電至一預定頂端電位；步驟714：當被選擇之寫入字元線WWLa之電位達到該預定頂端電位時，寫入該值到被選擇之記憶體單元102a。

根據上述揭露之實施例，藉由儲存邏輯值0到複數個輔助電路104a，...，104n中，控制電路108可以動態追蹤輔助寫入位元線WLSBSa之電位，以決定該電位是否被放電至一足夠低之電壓。在輔助寫入位元線WLSBSa之電位被放電至達到一足夠低的電壓之前，控制電路108可放慢被選擇之寫入字元線之電位的上升，而當 輔助寫入位元線WLSBSa之電位被放電至達到該足夠低之電壓時，控制電路108可以停止放慢該被選擇之寫入字元線之電位的上升並且將該電位充電至該預定頂端電位，如此一來，藉由在輔助寫入位元線WLSBSa之電位達到一足夠低的該電壓之前放慢該被選擇之寫入字元線之電位的上升，當被選擇之寫入字元線之電位達到該預定之頂端電位時，耦接至第一寫入字元線WWLa之記憶體單元中所儲存之邏輯值0保證不會改變至邏輯值1，因此，本發明減少了記憶體(例如靜態隨機存取記憶體)中的半選取干擾現象。

上述至少一輔助電路還可以替換為，例如，一第一輔助電路104a以及一第二輔助電路104b(如圖1所示)。第一輔助電路104a被第一字元線WWLa所控制，該第二輔助電路104b被一第二字元線WWLb所控制。此時，該方法將該第二輔助電路104b耦接至另一輔助寫入位元線WLSBSb，以及追蹤該輔助位元線WLSBSb之該位元線電壓的變化，以產生一第二調整訊號來控制該第二字元線WWLb之該第二字元線電壓。可以理解的是，所述至少一輔助電路的數量可以多於2。

本發明之記憶體裝置及相關控制方法係利用一輔助電路儲存一預定資料值以及利用一控制電路根據輔助位元線電壓控制字元線電壓，因而降低讀寫記憶體裝置時所產生的半選取干擾現象，另外，另可共用部分電晶體以達到節省面積以及降低寄生電容的目的。因此，本發明之記憶體裝置的成本低廉，但效能卻可大幅提高。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、300、500、600‧‧‧記憶體裝置

102a~102n‧‧‧記憶體單元

104a~104n‧‧‧輔助電路

106a~106n‧‧‧反向器

108、302、502、602‧‧‧控制電路

110、304‧‧‧預充電路

202‧‧‧栓鎖電路

204‧‧‧第一電晶體

206‧‧‧第二電晶體

208‧‧‧第三電晶體

210‧‧‧第四電晶體

700‧‧‧流程圖

702~704‧‧‧步驟

第1圖係根據本發明第一實施例之記憶體裝置的示意圖。

第2圖係根據本發明一實施例之記憶體單元的示意圖。

第3圖係根據本發明第二實施例之記憶體裝置的示意圖。

第4圖係一操作時脈訊號、一第一寫入字元線控制訊號、一輔助位元線電壓，以及儲存邏輯值0且耦接至一第一寫入字元線之一記憶體單元之一第一寫入位元線訊號以及一第二寫入位元線訊號的時序圖。

第5圖係根據本發明第三實施例之記憶體裝置的示意圖。

第6圖係根據本發明第四實施例之記憶體裝置的示意圖。

第7圖係根據本發明第五實施例之控制一記憶體裝置之方法的流程圖。

100‧‧‧記憶體裝置

102a~102n‧‧‧記憶體單元

104a~104n‧‧‧輔助電路

106a~106n‧‧‧反向器

108‧‧‧控制電路

110‧‧‧預充電路

Claims (20)

1. 一種記憶體裝置，包含有：一第一記憶體單元，其至少被一第一字元線所控制；一第一輔助電路，耦接至一輔助位元線和控制該第一記憶體單元的該第一字元線，且被該第一字元線所控制，該第一輔助電路儲存一預定資料值；以及一控制電路，其根據該輔助位元線之一位元線電壓來控制該第一字元線之一第一字元線電壓。
2. 如申請專利範圍第1項所述之記憶體裝置，其中該位元線電壓來自於儲存在該第一輔助電路中的該預定資料值。
3. 如申請專利範圍第1項所述之記憶體裝置，其中該第一字元線係一寫入字元線。
4. 如申請專利範圍第1項所述之記憶體裝置，其中該預定資料值為0。
5. 如申請專利範圍第1項所述之記憶體裝置，其中該控制電路包含有：一追蹤電路，其能夠追蹤該輔助位元線之該位元線電壓的變化，以產生一第一調整訊號來控制該第一字元線之該第一字元線電壓。
6. 如申請專利範圍第5項所述之記憶體裝置，其中該追蹤電路包含有：一第一電晶體，具有一控制端耦接至該輔助位元線、一第一連接端耦接至該第一字元線以輸出該第一調整訊號，以及一第二連接端耦接至一第一供應電壓。
7. 如申請專利範圍第6項所述之記憶體裝置，其中該第一電晶體係一N型場效電晶體。
8. 如申請專利範圍第6項所述之記憶體裝置，其中該追蹤電路另包含有：一第二電晶體，具有一控制端以及一第一連接端均耦接至該第一字元線以輸出該第一調整訊號，以及一第二連接端耦接至該第一電晶體之該第一連接端。
9. 如申請專利範圍第8項所述之記憶體裝置，其中該第一電晶體以及該第二電晶體均為N型場效電晶體。
10. 如申請專利範圍第6項所述之記憶體裝置，另包含有：一反向器，具有一輸入端以及一輸出端，該輸入端用於接收一輸入訊號，該輸出端耦接至該第一字元線並根據該輸入訊號以產生該第一字元線電壓； 其中該追蹤電路另包含：一第二電晶體，具有一控制端以及一第一連接端，該控制端耦接至該第一電晶體之該控制端，該第一連接端耦接至一第二供應電壓；以及一第三電晶體，具有一控制端、一第一連接端以及一第二連接端，該控制端耦接至該反向器之該輸入端，該第一連接端耦接至該反向器之該輸出端以輸出該第一調整訊號，該第二連接端耦接至該第二電晶體之一第二連接端。
11. 如申請專利範圍第10項所述之記憶體裝置，其中該第一電晶體係一N型場效電晶體，以及該第二電晶體以及該第三電晶體均為P型場效電晶體。
12. 如申請專利範圍第5項所述之記憶體裝置，另包含有：一第二記憶體單元，其至少被一第二字元線所控制；以及一第二輔助電路，耦接至該輔助位元線且被該第二字元線所控制，該第二輔助電路儲存該預定資料值；其中該追蹤電路另能夠追蹤該輔助位元線之該位元線電壓的變化，以產生一第二調整訊號來控制該第二字元線之第二字元線電壓。
13. 如申請專利範圍第12項所述之記憶體裝置，其中該追蹤電路包含有： 一第一電晶體，具有一控制端耦接至該輔助位元線、一第一連接端，以及一第二連接端耦接至一第一供應電壓：一第二電晶體，具有一控制端以及一第一連接端均耦接至該第一字元線以輸出該第一調整訊號，以及一第二連接端耦接至該第一電晶體之該第一連接端；以及一第三電晶體，具有一控制端以及一第一連接端均耦接至該第二字元線以輸出該第二調整訊號，以及一第二連接端耦接至該第一電晶體之該第一連接端。
14. 如申請專利範圍第13項所述之記憶體裝置，其中該第一電晶體、該第二電晶體以及該第三電晶體均為N型場效電晶體。
15. 如申請專利範圍第12項所述之記憶體裝置，其中該追蹤電路包含有：一第一電晶體，具有一控制端耦接至該輔助位元線，一第一連接端耦接至該第一字元線以輸出該第一調整訊號，以及一第二連接端耦接至一第一供應電壓：一第二電晶體，具有一控制端耦接至該輔助位元線，一第一連接端耦接至該第二字元線以輸出該第二調整訊號，以及一第二連接端耦接至一第一供應電壓：一第一反向器，具有一輸入端以接收一第一輸入訊號，以及一輸出端耦接至該第一字元線並根據該第一輸入訊號以產生該第一字元線電壓； 一第二反向器，具有一輸入端以接收一第二輸入訊號，以及一輸出端耦接至該第二字元線並根據該第二輸入訊號以產生該第二字元線電壓；一第三電晶體，具有一控制端耦接至該第一電晶體和該第二電晶體之該控制端，以及一第一連接端耦接至一第二供應電壓；一第四電晶體，具有一控制端耦接至該第一反向器之該輸入端、一第一連接端耦接至該第一反向器之該輸出端以輸出該第一調整訊號‧以及一第二連接端耦接至該第三電晶體之一第二連接端；以及一第五電晶體，具有一控制端耦接至該第二反向器之該輸入端、一第一連接端耦接至該第二反向器之該輸出端以輸出該第二調整訊號‧以及一第二連接端耦接至該第三電晶體之一第二連接端。
16. 如申請專利範圍第15項所述之記憶體裝置，其中該第一電晶體以及該第二電晶體均為N型場效電晶體，以及該第三電晶體、該第四電晶體以及該第五電晶體均為P型場效電晶體。
17. 一種控制一記憶體裝置之方法，其中該記憶體裝置包含有至少被一第一字元線所控制的至少一第一記憶體單元，該方法包含有：提供能夠儲存一預定資料值之至少一第一輔助電路，其中該第 一輔助電路被該第一字元線所控制；將該第一輔助電路耦接至一輔助位元線和控制該第一記憶體單元的該第一字元線；以及根據該輔助位元線之一位元線電壓來控制該第一字元線之一第一字元線電壓。
18. 如申請專利範圍第17項所述之方法，其中該位元線電壓來自儲存於該第一輔助電路中之該預定資料值。
19. 如申請專利範圍第17項所述之方法，其中根據該輔助位元線之該位元線電壓來控制該第一字元線之該第一字元線電壓之步驟包含有：追蹤該輔助位元線之該位元線電壓的變化，以產生一第一調整訊號來控制該第一字元線之該第一字元線電壓。
20. 如申請專利範圍第19項所述之方法，其中該記憶體裝置另包含有一第二記憶體單元，其至少被一第二字元線所控制；以及該方法另包含有：提供能夠儲存該預定資料值一第二輔助電路，其中該第二輔助電路被該第二字元線所控制；將該第二輔助電路耦接至該輔助位元線；以及追蹤該輔助位元線之該位元線電壓的變化，以產生一第二調整訊號來控制該第二字元線之第二字元線電壓，其中該位元 線電壓來自儲存於該第二輔助電路中之該預定資料值。