KR20070001737A - 액티브 코아전압 드라이버 제어회로 - Google Patents

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Abstract

본 발명은 소정 뱅크가 액티브될 때 인에이블되는 뱅크 액티브 신호에 의해 제 1 전압레벨이 되고, 상기 뱅크의 비트라인이 프리챠지 될때 인에이블되는 뱅크 비트라인 프리챠지 신호에 의해 제 2 전압레벨로 천이되는 뱅크 코아전압 제어신호를 발생하는 뱅크 코아전압 제어부와; 라이트 시 인에이블되는 라이트 동작 감지신호에 의해 제 1 전압레벨이 되고, 라이트 또는 리드 동작이 끝난 후 인에이블되는 동작 종료 감지신호에 의해 제 2 전압레벨로 천이되는 라이트 동작 감지신호를 발생하는 라이트 동작 감지부와; 상기 뱅크 코아전압 제어부와 상기 라이트 동작 감지부의 출력 신호를 입력받되, 이 중 어느 하나의 신호만 입력되어도 액티브 코아전압 드라이버를 동작시키는 액티브 코아전압 드라이버 제어신호를 발생하는 논리 회로부를 포함하여 구성되는 액티브 코아전압 드라이버 제어회로에 관한 것이다.
액티브, 코아전압, 드라이버 제어회로

Description

액티브 코아전압 드라이버 제어회로{Active Core Voltage Driver Control Circuit}
도 1은 종래 기술에 따른 읽기(Read), 쓰기(Write), 프리챠지(precharge)시 데이터 입출력 라인의 전위를 나타낸 동작 타이밍도이다.
도 2는 종래 기술에 따른 액티브 코아전압(Vcore) 드라이버 제어 회로도이다.
도 3은 본 발명에 의한 액티브 코아전압(Vcore) 드라이버 제어 회로도이다.
도 4는 본 발명에 의한 액티브 코아전압(Vcore) 드라이버 제어회로의 동작 타이밍도이다.
<도면의 주요 부호에 대한 설명>
100 : 뱅크 코아전압 제어부 110 : 라이트 동작 감지부
120 : 논리 회로부 130 : 펄스폭 조절부
본 발명은 액티브 코아전압 드라이버 제어(active Vcore driver control)회로에 관한 것으로, 특히 디램(DRAM)에서 데이터(data)를 읽을 때와 데이터를 쓸 때의 코아전압(Vcore: 내부 전원전압)의 소모량이 큰 차이를 보일 경우 라이트(write)와 리드(read) 시에 동작하는 코아전압(Vcore) 드라이버의 수를 달리하여 코아전압(Vcore)을 효율적으로 구동시키는 액티브 코아전압(Vcore) 드라이버 제어회로에 관한 것이다.
일반적으로, 디램(DRAM)의 데이터를 입출력하는 라인은 입력 혹은 출력되는 데이터의 값에 따라 라인에 걸리는 전압의 전위가 달라진다. 디램(DRAM)에 읽거나 쓰는 작업이 끝나면 이러한 모든 입출력 라인을 특정한 레벨의 전압으로 만들어 주게되며, 이러한 과정을 입출력 라인의 프리챠지(precharge)라고 한다. 입출력 라인의 프리챠지 전위로 비트라인 프리챠지 전압(Vblp)을 주로 사용한다. 이때, 프리챠지 전압(Vblp)의 전위는 코아전압(Vcore)의 절반 값을 가진다.
입출력 라인을 비트라인 프리챠지 전압(Vblp)으로 프리차지하는 경우, 디램(DRAM)에서 데이터를 읽을 때는 입출력 라인이 프리챠지 레벨보다 0.1V 내지 0.2V 정도 작거나 큰 값을 가지고 이를 감지 증폭기(sense Amp.)를 이용하여 증폭시킨 후 읽게 된다. 반면에, 디램(DRAM)에 데이터를 쓸 경우에는 데이터에 따라 입출력 라인이 코아전압(Vcore) 혹은 접지전압(Vss)의 값까지 벌어지게 된다.
도 1은 프리챠지 전압(Vblp)으로 입출력 라인을 프리챠지 해주는 경우에 리드(read), 라이트(write), 프리챠지시에 데이터 입출력 라인의 전위를 나타내고 있 다.
도 1에 도시된 바와 같이, 라이트(write)시에는 프리챠지 전압(Vblp)의 전위를 가지는 입출력 라인을 코아전압(Vcore)까지 올려주어야 하기 때문에 데이터를 읽을 때에 비하여 코아전압(Vcore)의 소모량이 급격하게 증가한다. 따라서, 데이터 라이트(data write)시 코아전압(Vcore)의 값이 떨어지지 않게 하기 위해서 코아전압(Vcore)을 구동하는 드라이버의 크기가 커지게 된다.
코아전압(Vcore) 드라이버는 일반적으로 디램(DRAM)이 동작하고 있을 때, 즉 워드라인이 높은 전위를 가지고 있어서 셀(cell)의 데이터에 접근이 가능할 때 구동하는 액티브 드라이버(active driver)와 항상 동작하고 있는 스탠바이 드라이버(standby driver)로 나누어진다. 또한, 액티브 드라이버는 특정 뱅크(bank)가 액티브 되었는가에 따라 구동을 시키게 된다.
도 2는 종래 기술에 따른 액티브 코아전압(Vcore) 드라이버 제어회로의 회로도이다. 여기에서, ratvbp<0> 신호는 0번 뱅크(bank)가 액티브될 때 '로우' 펄스가 되며, rpcgbp<0> 신호는 0번 뱅크의 비트라인이 프리챠지 될때 '로우' 펄스가 된다. 그리고, 펄스폭 조절부(10)는 펄스의 폭을 늘려주는 역할을 한다. 또한, 맨 끝단의 신호인 vcoreactb<0>가 '로우'가 되면 0번 뱅크의 코어 전압을 구동해 주는 액티브 드라이버가 동작하게 된다.
따라서, 0번 뱅크(bank)가 액티브(active)가 되면 vcoreactb<0> 신호가 접지전압(Vss)이 되어 해당 뱅크의 액티브 코아전압(Vcore) 드라이버를 동작시키며, 액티브가 끝난 후 비트라인이 프리챠지가 되면 상기 펄스폭 조절부(10)에 의하여 딜 레이(delay)되는 일정 시간 후에 vcoreactb<0>가 전원전압(Vdd)이 되어 액티브 코아전압(Vcore) 드라이버가 동작을 멈추게 된다. 각각의 뱅크마다 위와 같은 제어 회로를 가지고 있게 되며, 독립적으로 동작하게 된다. 따라서 일반적으로 한 뱅크(bank)가 액티브될 때, 다른 뱅크의 액티브 코아전압(Vcore) 드라이버는 구동하지 않는다.
하지만, 이와 같은 제어 방식에서는 리드(read)와 라이트(write)때 같은 구동력을 가지므로 라이트를 하지 않고 액티브와 리드(read)만 하는 경우에 코아전압(Vcore) 드라이버의 큰 구동력으로 인하여 코아전압(Vcore)의 값이 필요 이상으로 증가하게 되며, 라이트 때 필요한 큰 구동력을 얻기 위하여 코아전압(Vcore)의 드라이버가 디램(DRAM)에서 차지하는 면적이 크게 늘어나는 문제점이 있었다. 따라서, 이전의 코아전압(Vcore) 드라이버와 같이 데이터를 읽을 때와 쓸 때의 코아전압(Vcore)의 구동력을 같게 하는 것보다 데이터를 쓸때 더 많은 전류를 구동하게 하는 방식이 필요하다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 라이트(write)와 리드(read) 때 동작하는 액티브 코아전압(Vcore) 드라이버의 수를 변화시켜 전류 소모량에 따라 효과적으로 코아전압(Vcore) 드라이버를 구동시킴으로써, 코아전압(Vcore) 드라이버의 크기를 줄일 뿐만 아니라 코아전압(Vcore)의 소모량이 작을 때 드라이버의 크기가 너무 커지면서 코아전압(Vcore)의 전위가 상승하는 현상을 방지 할 수 있는 액티브 코아전압(Vcore) 드라이버 제어회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소정 뱅크가 액티브될 때 인에이블되는 뱅크 액티브 신호에 의해 제 1 전압레벨이 되고, 상기 뱅크의 비트라인이 프리챠지 될때 인에이블되는 뱅크 비트라인 프리챠지 신호에 의해 제 2 전압레벨로 천이되는 뱅크 코아전압 제어신호를 발생하는 뱅크 코아전압 제어부와; 라이트 시 인에이블되는 라이트 동작 감지신호에 의해 제 1 전압레벨이 되고, 라이트 또는 리드 동작이 끝난 후 인에이블되는 동작 종료 감지신호에 의해 제 2 전압레벨로 천이되는 라이트 동작 감지신호를 발생하는 라이트 동작 감지부와; 상기 뱅크 코아전압 제어부와 상기 라이트 동작 감지부의 출력 신호를 입력받되, 이 중 어느 하나의 신호만 입력되어도 액티브 코아전압 드라이버를 동작시키는 액티브 코아전압 드라이버 제어신호를 발생하는 논리 회로부를 포함하여 구성되는 액티브 코아전압 드라이버 제어회로를 제공한다.
본 발명에서, 상기 논리 회로부와 상기 액티브 코아전압 드라이버 제어신호를 출력하는 출력단자 사이에 펄스의 폭을 조절하는 펄스폭 조절부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 뱅크 코아전압 제어부는 상기 제 n 뱅크 액티브 신호가 인에이블될 때 제 1 노드로 전원전압을 공급하는 제 1 풀-업소자와; 상기 제 n 뱅크 비트라인 프리챠지 신호가 인에이블될 때 상기 제 1 노드로 접지전압을 공급하 는 제 1 풀-다운소자와; 상기 제 1 노드의 신호를 래치시킴과 동시에 반전시켜 제 2 노드로 출력하는 제 1 래치부를 포함하는 것이 바람직하다.
본 발명에서, 상기 뱅크 코아전압 제어부는 파워업 신호에 의해 상기 제 2 노드로 전원전압을 공급하는 제 2 풀-업소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 라이트 동작 감지부는 상기 라이트 동작 감지신호와 상기 동작 종료 감지신호가 제 1 전압레벨을 가질 때 제 4 노드로 전원전압을 공급하는 제 3 및 제 4 풀-업소자와; 상기 동작 종료 감지신호가 제 2 전압레벨을 가질 때 상기 제 4 노드로 접지전압을 공급하는 제 2 풀-다운소자와; 상기 제 4 노드의 신호를 래치시킴과 동시에 반전시켜 제 5 노드로 출력하는 제 2 래치부와; 상기 제 5 노드의 신호를 버퍼링하여 제 6 노드로 출력하는 버퍼를 포함하는 것이 바람직하다.
본 발명에서, 상기 라이트 동작 감지부는 파워업 신호에 의해 상기 제 4 노드로 전원전압을 공급하는 제 5 풀-업소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 논리 회로부는 상기 뱅크 코아전압 제어부와 상기 라이트 동작 감지부의 출력 신호를 입력받아 논리곱 연산을 수행하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 액티브 코아전압(Vcore) 드라이버 제어 회로도이다.
본 발명의 액티브 코아전압(Vcore) 드라이버 제어회로는 도 3에 도시된 바와 같이, 제 0 뱅크(bank)가 액티브될 때 제 1 전압레벨(예를 들어, '로우')을 갖는 제 0 뱅크 액티브 신호(ratvbp<0>)에 의해 제 1 전압레벨(예를 들어, '로우')을 가지며, 제 0 뱅크의 비트라인이 프리챠지 될때 제 1 전압레벨('로우')을 갖는 제 0 뱅크 비트라인 프리챠지 신호(racgbp<0>)에 의해 제 2 전압레벨('하이')로 바뀌는 뱅크 코아전압 제어신호(Nd3의 신호)를 발생하는 뱅크 코아전압 제어부(100)와, 라이트(write) 시 제 2 전압레벨('하이')을 갖는 라이트 동작 감지신호(casp_wt)에 의해 제 1 전압레벨('로우')을 가지며, 라이트 또는 리드(read) 동작이 끝난 후 제 1 전압레벨('로우')을 갖는 동작 종료 감지신호(ybstenbp)에 의해 제 2 전압레벨('하이')로 바뀌는 라이트 동작 감지신호(wt_actvcoreb)를 발생하는 라이트 동작 감지부(110)와, 상기 뱅크 코아전압 제어부(100)와 상기 라이트 동작 감지부(110)의 출력 신호를 입력받아 이 중 어느 하나의 신호만 입력되어도 액티브 코아전압(Vcore) 드라이버(미도시)를 동작시키는 액티브 코아전압 드라이버 제어신호(vcoreactb<0>)를 발생하는 논리 회로부(120)와, 상기 논리 회로부(120)와 상기 액티브 코아전압(Vcore) 드라이버 제어신호(vcoreactb<0>)를 출력하는 출력단자(Nd8) 사이에 펄스의 폭을 조절하는 펄스폭 조절부(130)를 포함한다.
여기서, 상기 뱅크 코아전압 제어부(100)는, 상기 제 0 뱅크 액티브 신호(ratvbp<0>)가 제 1 전압레벨('로우')을 가질 때 노드(Nd1)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P11)와, 상기 제 n 뱅크 비트라인 프리챠지 신호 (racgbp<0>)가 제 1 전압레벨('로우')을 가질 때 상기 노드(Nd1)로 접지전압(Vss)을 공급하는 NMOS 트랜지스터(N11)와, 상기 노드(Nd1)의 신호를 반전시켜 노드(Nd2)로 출력하는 인버터(G2)와, 상기 노드(Nd2)의 신호를 반전시켜 상기 노드(Nd1)로 출력하는 인버터(G3)와, 상기 노드(Nd2)의 신호를 버퍼링하여 노드(Nd3)로 출력하는 인버터(G4_1, G4_2)와, 파워업 신호(pwrup)에 의해 상기 노드(Nd2)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P12)로 구성된다.
그리고, 상기 라이트(write) 동작 감지부(110)는, 상기 라이트 동작 감지신호(casp_wt)와 상기 동작 종료 감지신호(ybstenbp)가 제 1 전압레벨('로우')을 가질 때 노드(Nd4)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P13)(P14)와, 상기 라이트 동작 감지신호(casp_wt)가 제 2 전압레벨('하이')을 가질 때 상기 노드(Nd4)로 접지전압(Vss)을 공급하는 NMOS 트랜지스터(N12)와, 상기 노드(Nd4)의 신호를 반전시켜 노드(Nd5)로 출력하는 인버터(G5)와, 상기 노드(Nd5)의 신호를 반전시켜 상기 노드(Nd4)로 출력하는 인버터(G6)와, 상기 노드(Nd5)의 신호를 반전시켜 노드(Nd6)로 출력하는 인버터(G7)와, 파워업 신호(pwrup)에 의해 상기 노드(Nd4)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P15)로 구성된다.
또한, 상기 논리 회로부(120)는, 상기 뱅크 코아전압 제어부(100)와 상기 라이트 동작 감지부(110)의 출력 신호를 입력받아 논리 연산하는 NAND 게이트(G8)와, 상기 NAND 게이트(G8)의 출력 신호를 반전시켜 출력하는 인버터(G9)로 구성된다.
여기서, 상기 제 1 전압레벨은 '로우' 전압레벨이고, 상기 제 2 전압레벨은 '하이' 전압레벨을 갖는 것이 바람직하다.
도 4는 본 발명에 의한 액티브 코아전압(Vcore) 드라이버 제어회로의 동작 타이밍도로서, 뱅크(bank) 0번을 액티브(active), 라이트(write), 프리챠지(precharge)를 할 때 각각의 신호를 나타낸 것이다.
여기서, vcoreactb<0> 신호(f)와 vcoreactb<1> 신호(g)는 각각 0번 뱅크와 1번 뱅크의 액티브 코아전압(Vcore) 드라이버의 인에이블 신호이다. 그리고, casp_wt 신호(c)는 라이트(write) 시에 '하이'가 되는 펄스이며, ybstenbp 신호(d)는 라이트 혹은 리드가 끝난 후 일정 시간 안에 다른 리드(read), 라이트(write) 명령이 들어오지 않으면 '로우' 펄스가 되는 신호이다.
뱅크(bank) 0번을 액티브하면 ratvbp<0> 신호(a)가 '로우'가 되기 때문에 상기 vcoreactb<0> 신호(f)는 '로우'가 되면서 뱅크 0번의 액티브 코아전압(Vcore) 드라이버가 구동하게 된다. 이 후에 라이트(write)가 시작되면 cap_wt 신호(c)가 '하이' 펄스로 뜨게 되며 이로 인하여 wt_actvcoreb 신호(e)가 '로우'가 된다.
이때, 상기 wt_actvcoreb 신호(e)는 해당 뱅크의 액티브 유무와 상관없이 라이트(write)가 시작되면 모든 뱅크의 액티브 코아전압(Vcore) 드라이버 제어회로에서 '로우'가 된다. 이렇게 '로우'로 된 상기 wt_actvcoreb 신호(e)가 모든 뱅크의 액티브 코아전압(Vcore) 드라이버를 구동시킨다. 따라서, 해당 뱅크(1번 뱅크)가 액티브되지 않았다 하더라도 1 번 뱅크의 액티브 코어전압 드라이버를 제어하는 vcoreactb<1> 신호(g)가 wt_actvcoreb 신호(e)에 의하여 '로우'가 된다. 도 4에서는 1번 뱅크의 액티브 드라이버를 제어하는 vcoreactb<1> 신호(g)만을 그렸지만 이 외의 모든 뱅크의 액티브 드라이버를 제어하는 신호도 '로우'가 되어 모든 액티브 드라이버가 동작하게 된다.
이어, 라이트(write)가 끝나면, 상기 펄스폭 조절부(130)에 의한 딜레이 후 상기 wt_actvcoreb 신호(e)가 '하이'가 되며 워드라인이 액티브되어 있는 뱅크 0의 vcoreactb<0> 신호(f)를 제외하고는 나머지 뱅크의 vcoreactb 신호를 '하이'로 만들어 액티브 코아전압(Vcore) 드라이버의 동작을 멈추게 한다. 이 후, 프리챠지(precharge) 동작이 시작되면 상기 vcoreactb<0> 신호(f)도 '하이'가 되어 액티브 코아전압(Vcore) 드라이버의 구동이 끝나게 된다. 따라서, 액티브, 리드(read) 동작시에는 해당 뱅크의 액티브 코아전압(Vcore) 드라이버만 동작하지만, 라이트(write) 동작시에는 뱅크에 관계없이 모든 액티브 코아전압(Vcore) 드라이버가 구동하게 된다.
4개의 뱅크(bank)로 이루어진 디램(DRAM)의 경우 데이터를 쓸 경우에는 데이터를 읽을 때에 비해 4배의 코아전압(Vcore) 구동력을 가지게 된다. 따라서, 코아전압(Vcore)의 드라이버의 크기를 키우지 않고도 라이트(write) 동작 때 코아전압(Vcore)이 떨어지는 현상을 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 의한 액티브 코아전압(Vcore) 드라이버 제어회로에 의하면, 라이트(write)와 리드(read) 때 동작하는 액티브 코아전압(Vcore) 드라이버의 수를 변화시켜 전류 소모량에 따라 효과적으로 코아전압 (Vcore) 드라이버를 구동시킬 수 있다. 즉, 코아전압(Vcore) 드라이버의 크기를 줄일 수 있으며, 코아전압(Vcore)의 소모량이 작을 때 드라이버의 크기가 너무 커지면서 코아전압(Vcore)의 전위가 상승하는 현상을 방지할 수 있다.
또한, 코아전압(Vcore)의 전류가 많이 소모되는 라이트(write)일 때, 작은 크기의 코아전압(Vcore) 드라이버로도 충분한 크기의 코아전압(Vcore)을 구동시켜 코아전압(Vcore)의 드롭(drop) 현상을 방지할 수 있다.

Claims (7)

  1. 소정 뱅크가 액티브될 때 인에이블되는 뱅크 액티브 신호에 의해 제 1 전압레벨이 되고, 상기 뱅크의 비트라인이 프리챠지 될때 인에이블되는 뱅크 비트라인 프리챠지 신호에 의해 제 2 전압레벨로 천이되는 뱅크 코아전압 제어신호를 발생하는 뱅크 코아전압 제어부와;
    라이트 시 인에이블되는 라이트 동작 감지신호에 의해 제 1 전압레벨이 되고, 라이트 또는 리드 동작이 끝난 후 인에이블되는 동작 종료 감지신호에 의해 제 2 전압레벨로 천이되는 라이트 동작 감지신호를 발생하는 라이트 동작 감지부와;
    상기 뱅크 코아전압 제어부와 상기 라이트 동작 감지부의 출력 신호를 입력받되, 이 중 어느 하나의 신호만 입력되어도 액티브 코아전압 드라이버를 동작시키는 액티브 코아전압 드라이버 제어신호를 발생하는 논리 회로부를 포함하여 구성되는 액티브 코아전압 드라이버 제어회로.
  2. 제 1 항에 있어서,
    상기 논리 회로부와 상기 액티브 코아전압 드라이버 제어신호를 출력하는 출력단자 사이에 펄스의 폭을 조절하는 펄스폭 조절부를 더 포함하는 액티브 코아전압 드라이버 제어회로.
  3. 제 1 항에 있어서,
    상기 뱅크 코아전압 제어부는
    상기 제 n 뱅크 액티브 신호가 인에이블될 때 제 1 노드로 전원전압을 공급하는 제 1 풀-업소자와;
    상기 제 n 뱅크 비트라인 프리챠지 신호가 인에이블될 때 상기 제 1 노드로 접지전압을 공급하는 제 1 풀-다운소자와;
    상기 제 1 노드의 신호를 래치시킴과 동시에 반전시켜 제 2 노드로 출력하는 제 1 래치부를 포함하는 액티브 코아전압 드라이버 제어회로.
  4. 제 3 항에 있어서,
    상기 뱅크 코아전압 제어부는 파워업 신호에 의해 상기 제 2 노드로 전원전압을 공급하는 제 2 풀-업소자를 더 포함하는 액티브 코아전압 드라이버 제어회로.
  5. 제 1 항에 있어서,
    상기 라이트 동작 감지부는
    상기 라이트 동작 감지신호와 상기 동작 종료 감지신호가 제 1 전압레벨을 가질 때 제 4 노드로 전원전압을 공급하는 제 3 및 제 4 풀-업소자와;
    상기 동작 종료 감지신호가 제 2 전압레벨을 가질 때 상기 제 4 노드로 접지전압을 공급하는 제 2 풀-다운소자와;
    상기 제 4 노드의 신호를 래치시킴과 동시에 반전시켜 제 5 노드로 출력하는 제 2 래치부와;
    상기 제 5 노드의 신호를 버퍼링하여 제 6 노드로 출력하는 버퍼를 포함하는 액티브 코아전압 드라이버 제어회로.
  6. 제 5 항에 있어서,
    상기 라이트 동작 감지부는 파워업 신호에 의해 상기 제 4 노드로 전원전압을 공급하는 제 5 풀-업소자를 더 포함하는 액티브 코아전압 드라이버 제어회로.
  7. 제 1 항에 있어서,
    상기 논리 회로부는 상기 뱅크 코아전압 제어부와 상기 라이트 동작 감지부의 출력 신호를 입력받아 논리곱 연산을 수행하는 액티브 코아전압 드라이버 제어회로.
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