CN111164691A - 用于sram产出增强的面积高效的写入数据路径电路 - Google Patents

Abstract

公开了一种存储器和在存储器中执行写入操作的方法。在本公开的一个方面，该存储器包括存储器单元、耦合到存储器单元的一对位线(BL；BLB)、多路复用器(404)、以及耦合到多路复用器的上拉电路(418)。多路复用器可以被配置为在写入操作期间选择耦合到存储器单元的一对位线。为了提高存储器单元的写入性能，上拉电路被配置为在写入操作期间选择一对位线中的哪个位线是非零位线，并且上拉电路被配置为将非零位线通过多路复用器的读取通路晶体管(rpO，rpbO)钳位到大约功率轨电压(VDD)。因此，上拉电路(418)可以在写入操作期间增加非零位线与零位线之间的电压差，并且从而减小由常规写入驱动器的升压电容消耗的面积和功率。

Description

用于SRAM产出增强的面积高效的写入数据路径电路

相关申请的交叉引用

本专利申请要求于2017年10月6日提交的题为“AREA EFFICIENT WRITE DATAPATH CIRCUIT FOR SRAM YIELD ENHANCEMENT”的美国非临时申请No.15/727,448的优先权，该非临时申请被受让给本申请的受让人并且于此通过引用明确地并入本文。

技术领域

本公开总体上涉及存储器系统，并且更具体地涉及包含用于执行写入操作的存储器系统的装置。

背景技术

随着集成电路(IC)技术的发展，半导体制造工艺继续缩小特征尺寸并且提供更密集的IC。这种趋势在用于在数字处理系统中存储数据的存储器中继续流行。通常，随着特征尺寸的减小，存储器可以在IC的给定区域中存储越来越多的数据。但是，较小的特征尺寸也可能导致电阻特性和性能变化增加，从而导致不可靠的存储器性能。

例如，静态随机存取存储器(SRAM)是一种随机存取存储器(RAM)，只要SRAM被提供功率，SRAM就将数据存储在SRAM存储器单元中。SRAM通常用于数字处理电路系统的顺序逻辑电路中以存储由组合逻辑生成的数据。SRAM通常由互补金属氧化物半导体(CMOS)IC形成。但是，随着CMOS IC的特征尺寸不断减小，SRAM中的组件的电阻显著增加。例如，当特征尺寸在14nm至10nm之间时，用于向SRAM存储器单元写入数据的位线的电阻已经翻倍甚至变为四倍。另外，较小的特征尺寸可能由于SRAM存储器单元的P沟道FET(PFET)和N沟道FET(NFET)之间的短沟道效应和强度不平衡，而导致场效应晶体管(FET)具有增加的栅极电阻。SRAM存储器单元的单元写入σ(sigma)因此可以在这些较小特征尺寸处减小，并且导致SRAM存储器单元不能执行写入操作。因此，需要写入辅助技术来改进(特别是以较小的特征尺寸的)存储器(诸如SRAM)的写入操作。

发明内容

下面给出了一个或多个方面的简化概述以便提供对这样的方面的基本理解。该概述不是所有预期方面的详尽概述，并且既不旨在标识所有方面的关键或重要要素，也不旨在界定任何或所有方面的范围。该概述的唯一目的是以简化的形式介绍一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。

在本公开的一个方面，提供了一种方法和装置。例如，该装置可以是诸如SRAM的存储器。该装置可以包括存储器单元、耦合到存储器单元的一对位线、多路复用器、以及耦合到多路复用器的上拉电路。多路复用器可以被配置为在写入操作期间选择耦合到存储器单元的一对位线。为了提高存储器单元的写入性能，上拉电路被配置为在写入操作期间选择一对位线中的哪个位线是非零位线，并且上拉电路被配置为通过多路复用器将非零位线钳位到大约功率轨电压。因此，上拉电路可以在写入操作期间增加非零位线与零位线之间的电压差，这增加了写入操作的可靠性。由上拉电路提供的电压差的增加还可以减少执行写入操作所需要的升压电容，从而减小了由升压电容消耗的面积和功率。

为了实现前述和相关目的，一个或多个方面包括下文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个方面的某些说明性特征。然而，这些特征仅指示可以采用各个方面的原理的各种方式中的几种方式，并且该描述旨在包括所有这样的方面及其等同物。

附图说明

图1是示例性存储器单元的电路图。

图2是存储器电路系统的电路图，该存储器电路系统可以用于在写入操作期间向图1所示的存储器单元写入。

图3是在示例性写入操作期间的图2所示的存储器电路系统的示例性信号图。

图4是存储器电路系统的电路图，该存储器电路系统可以用于在写入操作期间向图1所示的存储器单元写入。

图5是在示例性写入操作期间的图4所示的存储器电路系统的示例性信号图。

图6是在存储器中执行写入操作的示例性方法的流程图。

具体实施方式

下面结合附图阐述的具体实施方式旨在作为对各种配置的描述，而非旨在表示可以实践本文中描述的概念的唯一配置。具体实施方式包括特定细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将很清楚的是，可以在没有这些具体细节的情况下实践这些概念。在某些情况下，以框图形式示出了公知的结构和组件，以避免使这样的概念模糊。首字母缩写词和其他描述性术语可以仅出于方便和清楚的目的而使用，而非旨在限制本文中公开的任何概念。

贯穿本公开提出的各种存储器可以被实现为独立存储器。这样的方面也可以被包括在如下项中：IC或系统/装置、或者IC的一部分或系统/装置的一部分(例如，驻留在集成电路或集成电路的一部分中的模块、组件、电路等)、或者其中集成电路或系统/装置与其他集成电路或系统相结合的中间产品(例如，视频卡、母板等)、或者最终产品(例如，移动电话、个人数字助理(PDA)、物联网设备、台式计算机、膝上型计算机、掌上型计算机、平板计算机、工作站、游戏控制台、媒体播放器、基于计算机的模拟器、膝上型计算机的无线通信附件等)。

词语“示例性”在本文中用来表示用作示例、实例或说明。本文中描述为“示例性”的任何实施例均不应当被解释为比其他实施例优选或有利。同样地，装置的术语“实施例”并不要求本发明的所有实施例包括所描述的组件、结构、特征、功能、过程、优点、益处或操作模式。

术语“连接”、“耦合”或其任何变型是指两个或更多个元件之间的任何直接或间接的连接或耦合，并且可以涵盖在“连接”或“耦合”在一起的两个元件之间的一个或多个中间元件的存在。元件之间的耦合或连接可以是物理的、逻辑的或其组合。如本文中使用的，两个元件可以被视为通过使用一个或多个导线、电缆和/或印刷电连接、以及通过使用电磁能量而“连接”或“耦合”在一起，作为几个非限制性和非穷举性示例，电磁能量是诸如具有在射频区域、微波区域和光学(可见和不可见)区域中的波长的电磁能量。

本文中使用诸如“第一”、“第二”等名称对要素的任何引用均不限制该要素的数目或顺序。而是，这些名称在本文中被用作在两个或更多个要素、或要素的多个实例之间进行区分的便利方法。因此，对第一要素和第二要素的引用并不表示只能使用两个要素，也不表示第一要素必须在第二要素之前。如本文中使用的，对复数的引用包括单数，并且对单数的引用包括复数。

现在将在SRAM的上下文中呈现存储器的各个方面。SRAM是一种易失性存储器，易失性存储器在存储器保持被供以功率的同时保留数据。然而，如本领域技术人员将容易理解的，这样的方面可以扩展到其他存储器和/或电路配置。其他存储器的示例可以包括RAM、动态RAM(DRAM)、同步动态RAM(SDRAM)、双倍数据速率RAM(DDRAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、处理器上的通用寄存器、闪存存储器、或任何其他合适的存储器。因此，尽管在本文中描述的各种示例中可以使用SRAM，但是对SRAM的引用旨在说明除了SRAM之外的其他存储器类型的示例性方面。例如，关于SRAM描述的各方面可以应用于RAM、DRAM、SDRAM、DDRAM、ROM、PROM、EPROM或EEPROM(仅举几例)，其中应当理解，这样的方面可以扩展到各种应用。

图1示出了存储器单元102的一个示例的电路图100，该存储器单元102可以用于存储单个比特的数据(例如，“逻辑1”或“逻辑0”)的。存储器单元102可以是存储器104的一部分(参见图2和图4)。在一个方面，存储器104包括至少一个存储器单元(例如存储器单元102)阵列，每个存储器单元存储不同的数据位。存储器104可以是任何合适的存储介质，诸如，通过实例的方式，SRAM。图1所示的示例性存储器单元是SRAM存储器单元的特性。然而，如本领域技术人员将容易理解的，存储器104不一定限于SRAM。在图1中，存储器单元102被实现为具有六个晶体管(6T)配置的SRAM存储器单元。然而，如本领域技术人员将容易理解的，SRAM存储器单元的其他示例可以用四个晶体管(4T)配置来实现。另外，仅举几例，可以被提供在存储器104中的存储器单元的其他示例是RAM存储器单元、DRAM存储器单元、SDRAM存储器单元、DDRAM存储器单元、ROM存储器单元、PROM存储器单元、EPROM存储器单元或EEPROM存储器单元。

再次参考图1中的电路图，存储器单元102被示出具有两个反相器106、108。反相器106包括PFET 110和NFET 112，而反相器108包括PFET 114和NFET 116。在所描述的实施例中，反相器106和108是由功率轨电压VDD来供以功率，并且具有到接地轨电压GND的返回，该接地轨电压GND低于功率轨电压VDD并且提供针对存储器104的0V的参考电压，存储器104包括存储器单元102。PFET 110的源极和PFET 114的源极均被耦合以接收功率轨电压VDD。在该示例中，PFET 110的本体和PFET 114的本体均被耦合以接收功率轨电压VDD。NFET 112的源极和NFET 116的源极均被耦合以接收接地轨电压GND。另外，NFET 112的本体和NFET 116的本体均也被耦合以接收接地轨电压GND。

反相器106、108互连以形成交叉耦合的差分锁存器。更具体地，PFET 110的漏极和NFET 112的漏极彼此耦合从而形成反相器106的输出存储节点118，并且PFET 114的漏极和NFET 116的漏极彼此耦合从而形成反相器108的输出存储节点120。此外，PFET 110的栅极和NFET 112的栅极彼此耦合从而形成反相器106的输入节点122，并且PFET 114的栅极和NFET 116的栅极彼此耦合从而形成反相器108的输入节点124。

如图1所示，反相器106的输出存储节点118直接连接到反相器108的输入节点124，并且反相器108的输出存储节点120直接连接到反相器106的输入节点122。因此，反相器106、108形成交叉耦合的锁存器。

在该示例中，输出存储节点118被配置为存储比特q的逻辑状态，并且输出存储节点120被配置为存储比特qb的逻辑状态。给定反相器106、108的输入/输出配置，比特qb是比特q的补数(complement)。因此，在读取/写入转换之后，比特qb的逻辑状态是比特q的逻辑状态的补数。例如，当比特q的逻辑状态以“逻辑1”存储在输出存储节点118处时，比特qb的逻辑状态以“逻辑0”存储在输出存储节点120处。另外，当比特q的逻辑状态以“逻辑0”存储在输出存储节点118处时，比特qb的逻辑状态以“逻辑1”存储在输出存储节点120处。因此，单个比特的数据由存储器单元102作为一对差分比特q、qb而被存储，该一对差分比特q、qb提供与所存储的单个比特的数据的逻辑状态相对应的一对差分逻辑状态。结果，由反相器106、108形成的锁存器也是差分锁存器。

一对存取NFET 126、128控制在读取和写入操作期间对存储器单元102的输出存储节点118、120的访问。更具体地，存取NFET 126耦合在反相器106的输出存储节点118与位线BL之间，而存取NFET 128耦合在反相器108的输出存储节点120与位线BLB(其值与位线BL的值相对或相反)之间。存取NFET 126、128的栅极均耦合到字线WL。特别地，当存储器单元102被选择用于写入操作或读取操作时，字线WL被断言，从而接通存取NFET 126、128。此外，如下面进一步详细解释的，耦合到存储器单元102的位线BL、BLB通过存储器104中的多路复用器来选择。以这种方式，输出存储节点118可以由位线BL通过存取NFET 126来访问，并且输出存储节点120可以由位线BLB通过存取NFET 128来访问，以对存储器单元102执行读取或写入操作。当未对存储器单元102执行读取或写入操作时，字线WL可以被解断言(unassert)和/或多路复用器不选择耦合到存储器单元102的一对位线BL、BLB。

理想地，写入操作可以通过断言字线WL、以及通过将位线BL和BLB设置为差分逻辑状态来启动，该差分逻辑状态与待写入存储器单元102的比特相对应。字线WL可以在待写入的值(例如，写入数据)被提供给位线BL和BLB之前或之后被断言。作为示例，理想地，“逻辑1”可以通过如下方式写入到存储器单元102：通过将位线BL设置为逻辑状态“逻辑0”、并且将位线BLB设置为逻辑状态“逻辑1”。位线BL处的逻辑状态“逻辑0”通过存取NFET 126被施加到反相器108的输入节点124，这理想地应当促使反相器108的输出存储节点120大约为与逻辑状态“逻辑1”相对应的功率轨电压VDD。在理想示例中，位线BLB的逻辑状态“逻辑1”被施加到反相器106的输入节点122，这转而理想地促使反相器106的输出存储节点118为与逻辑状态“逻辑0”相对应的接地轨电压GND。理想地，通过翻转位线BL和BLB的值，逻辑状态0被写入到存储器单元102。

然而，随着器件尺寸缩小，当差分逻辑状态将要通过写入操作翻转时(例如，从q＝1，qb＝0到q＝0到qb＝1)，存储器单元102不能够在没有写入辅助的情况下执行上述理想的写入操作。例如，这可以是当存储器104由特征尺寸为14nm或更小的CMOS IC形成时的情况。对SRAM存储器单元的写入操作需要高的写入σ，否则写入操作会劣化。然而，由于位线电阻和栅极电阻，在写入操作期间，非零位线(即，位线BL、BLB中的被设置为逻辑状态“逻辑1”的任一位线)的电压可能会显著下降。例如，位线电阻和栅极电阻可能会增加存取NFET 126、128的阈值电压，并且产生在反相器106、108的PFET 110、114与NFET 112、116之间的强度不平衡。

非零位线的电压降使SRAM存储器单元进入所谓的“影子读取模式”(shadow readmode)。这是由于给出增加的额电阻的存储器单元102的反馈配置所造成的。更具体地，非零位线(即，位线BL、BLB中的被设置为逻辑状态1的任一位线)正在尝试将输出存储节点118、120中的一者的所存储的比特(比特q、qb中的非零位线正在尝试翻转的任一比特)从逻辑状态“逻辑0”翻转到逻辑状态“逻辑1”。但是，连接到耦合到非零位线的输出存储节点118、120的输入节点122、124接收当前逻辑状态“逻辑0”。由接收当前逻辑状态“逻辑0”的输入节点122、124控制的PFET 110、114趋向于上拉其输出存储节点118、120，该输出存储节点118、120是另外的耦合到零位线(即，位线BL、BLB中被设置为逻辑状态“逻辑0”中的额为限)的输出存储节点118、120。给定非零位线的电压降，位线BL、BLB之间的电压差可能不足以克服存储器单元102的反馈，并且因此存储器单元102可能无法翻转在输出存储节点118、120处存储的比特q、qb的逻辑状态，并且写入操作在没有写入辅助的情况下可能会失败。

图2示出了存储器电路系统202的电路图200，存储器电路系统202可以被提供作为存储器104的一部分。存储器电路系统202可操作以提供写入辅助，该写入辅助增加位线BL、BLB之间的电压差，使得存储器单元102在写入操作期间能够翻转在输出存储节点118、120处存储的比特q、qb的逻辑状态。如下面进一步详细解释的，图2所示的存储器电路系统202能够克服存储器单元102的反馈，而不管非零位线的电压降。

存储器电路系统202包括多对位线。为了简单起见，存储器电路系统202被示出为具有两对位线(一对位线BL0、BLB0和一对位线BL1、BLB1)。应当注意，取决于存储器104的存储能力和拓扑，存储器电路系统202可以包括任何数目的位线对。如上所述，至少一个存储器单元阵列可以在存储器104中提供。存储器单元中的每个存储器单元可以与图1所示的存储器单元102相同。一列存储器单元耦合在每对位线之间。因此，一列存储器单元耦合在一对位线BL0、BLB0之间。另外，一列存储器单元耦合在一对位线BL1、BLB1之间。有各行存储器单元还被提供在存储器104中，并且字线被提供以选择各行存储器单元。更具体地，每行存储器单元可以连接到字线中的一条字线。例如，包括如图1所示的存储器单元102的一行存储器单元可以全部耦合到字线WL。

图2所示的存储器电路系统202可以包括多路复用器204、写入驱动器206、预充电电路208、预充电电路210(0)、预充电电路210(1)、反相器门212、反相器门214和一对隔离PFET 216。除了各对位线(例如，BL0、BLB0和BL1、BLB1)，存储器电路系统202还包括其他导线，其他导线包括针对每对位线的读取选择线(在该示例中，因为图2仅示出了两对位线BL0、BLB0和BL1、BLB1，故示出了读取选择线rsl0、rsl1)、针对每对位线的写入选择线(在该示例中，因为图2仅示出了两对位线线BL0、BLB0和BL1、BLB1，故示出了写入选择线wsl0、wsl1)、一对全局读取数据线grl、grlb、一对全局写入数据线(gwl、gwlb)和一对感测放大器输入线(sil、silb)。

为了执行在特定存储器单元上的读取操作或写入操作，多路复用器204被配置为选择具有如下列存储器单元的一对位线中的一个位线，该列存储器单元包括用于读取操作或写入操作的特定存储器单元。多路复用器204被配置为不选择具有这样的列存储器单元的其他每对位线，该列存储器单元不包括用于读取操作或写入操作的特定存储器单元的。另外，连接到具有用于读取操作或写入操作的特定存储器单元的一行存储器单元的字线被断言。耦合到这样的其他行存储器单元的其他字线保持解断言，该其他行存储器单元不包括用于读取操作或写入操作的特定存储器单元。

为了解释的缘故，假定图1所示的存储器单元102是被选择用于写入操作的特定存储器单元。此外，为了解释的缘故，进一步假定耦合到存储器单元102的图1所示的一对位线BL、BLB是图4所示的一对位线BL0、BLB0。应当注意，写入操作的说明类似于针对存储器104中的任何一个存储器单元的写入操作。

预充电电路210(0)耦合在一对位线BL0、BLB0之间，并且预充电电路210(1)耦合在一对位线BL1、BLB1之间。每个预充电电路210中的每个预充电电路由位线预充电使能信号bl_pre来控制。为了开始写入操作，每个位线被预充电到预充电状态，其中在该示例中的预充电状态大约处于功率轨电压VDD。因此，每个位线被预充电到“逻辑1”以开始写入操作。在该示例中，预充电电路210(0)被配置为将位线BL0、BLB0中的每个位线预充电到预充电状态。预充电电路210(1)被配置为将位线BL1、BLB1中的每个位线预充电到预充电状态。然后，预充电电路210(0)、210(1)关断。

写入驱动器206被配置为将由多路复用器204选择的一对位线，驱动到与待写入到存储器单元(例如，该示例中的存储器单元102)中的逻辑状态相对应的电压。此外，如下面进一步详细说明的，写入驱动器206被配置为提供写入辅助，该写入辅助足以促使存储器单元102翻转其逻辑状态，而不管非零位线的电压降。在这点上，写入驱动器206被配置为接收功率轨电压VDD、接地轨电压GND和互补全局写入数据信号gdin、gdin_n。在写入操作期间，写入驱动器206被配置为基于全局写入数据信号gdin、gdin_n，生成写入数据输入信号wdin、wdin_n。在该示例中，写入数据输入信号wdin具有这样的逻辑状态，该逻辑状态是全局写入数据信号gdin的逻辑状态的补数。写入数据输入信号wdin由写入驱动器206沿着全局写入数据线gwl输出。写入数据输入信号wdin_n具有这样的逻辑状态，该逻辑状态是全局写入数据信号gdin_n的逻辑状态的补数。写入数据输入信号wdin_n由写入驱动器206沿着全局写入数据线gwlb输出。因此，取决于正被写入到比特单元中的逻辑状态，写入数据输入信号wdin、wdin_n中的一者以大约接地轨电压GND(以逻辑状态“逻辑0”)来提供，而写入数据输入信号wdin、wdin_n中的另一者以大约功率轨电压VDD(以逻辑状态“逻辑1”)来提供。然而，如上所述，由于非零位线中的下降，简单地以功率轨电压VDD和接地轨电压GND提供写入数据输入信号wdin、wdin_n可能不足以将适当的差分逻辑状态写入到存储器单元102中。写入驱动器206因此被配置为提供如下所述的写入辅助。

给定上面讨论的示例性写入操作和实现，耦合到存储器单元102的字线WL然后可以断言，并且多路复用器204被配置为选择一对位线BL0、BLB0。多路复用器204被配置为在写入操作期间选择耦合到存储器单元102的一对位线BL0、BLB0。多路复用器204还被配置为在写入操作期间不选择所有其他对位线。因此，多路复用器204被配置为不选择一对位线BL1、BLB1。此外，图1所示的字线WL在写入操作期间被断言。

因此，作为零位线的位线BL0、BLB0开始通过多路复用器204放电，以便将位线BL0、BLB0驱动到待写入存储器单元102的差分逻辑状态。例如，如果写入数据输入信号wdin沿着全局写入数据线gwl以“逻辑0”输出、并且写入数据输入信号wdin_n沿着全局写入数据线gwlb以“逻辑1”输出，则零位线是位线BL0并且非零位线是位线BLB0。另一方面，如果写入数据输入信号wdin沿着全局写入数据线gwl以“逻辑1”输出、并且写入数据输入信号wdin_n沿着全局写入数据线gwlb以“逻辑0”输出，则零位线是位线BLB0并且非零位线是位线BL0。

如图2所示，针对一对位线BL0、BLB0，多路复用器204包括一对写入通路(writepass)NFET wp0、wpb0，以及一对读取通路PFET rp0、rpb0。写入通路NFET wp0、wpb0中的每一项的栅极均耦合到写入选择线wsl0。因此，写入通路NFET wp0、wpb0中的每一项的栅极均接收写入选择信号wm0，该写入选择信号wm0沿着写入选择线wsl0传输。写入通路NFET wp0的源极耦合到全局写入数据线gwl，并且写入通路NFET wpb0的源极耦合到全局写入数据线gwlb。另外，写入通路NFET wp0的漏极耦合到位线BL0，并且写入通路NFET wpb0的漏极耦合到位线BLB0。

读取通路PFET rp0、rpb0中的每一项的栅极均耦合到读取选择线rsl0。因此，读取通路PFET rp0、rpb0中的每一项的栅极均接收沿着读取选择线rsl0传输的读取选择信号rm0。读取通路PFET rp0的漏极耦合到全局读取数据线grl，并且读取通路PFET rpb0的漏极耦合到全局读取数据线grlb。读取通路PFET rp0的漏极还耦合到感测放大器输入线sil，而读取通路PFET rpb0的漏极还耦合到感测放大器输入线silb。此外，读取通路PFET rp0的源极耦合到位线BL0，并且读取通路PFET rpb0的源极耦合到位线BLB0。

关于位线BL1、BLB1，多路复用器204包括一对写入通路NFET wp1、wpb1，以及一对读取通路PFET rp1、rpb1。写入通路NFET wp1、wpb1中的每一项的栅极均耦合到写入选择线wsl1。因此，写入通路NFET wp1、wpb1中的每一项的栅极均接收沿着写入选择线wsl1传输的写入选择信号wm1。写入通路NFET wp1的源极耦合到全局写入数据线gwl，并且写入通路NFET wpb1的源极耦合到全局写入数据线gwlb。另外，写入通路NFET wp1的漏极耦合到位线BL1，并且写入通路NFET wpb1的漏极耦合到位线BLB1。

读取通路PFET rp1、rpb1中的每一项的栅极均耦合到读取选择线rsl1。因此，读取通路PFET rp1、rpb1中的每一项的栅极均接收沿着读取选择线rsl1传输的读取选择信号rm1。读取通路PFET rp1的漏极耦合到全局读取数据线grl，并且读取通路PFET rpb1的漏极耦合到全局读取数据线grlb。读取通路PFET rp1的漏极还耦合到感测放大器输入线sil，而读取通路PFET rpb1的漏极还耦合到感测放大器输入线silb。读取通路PFET rp1的源极耦合到位线BL1，并且读取通路PFET rpb1的源极耦合到位线BLB1。应当注意，对于存储器104中的每对位线，该成对的读取通路PFET和写入通路NFET的图案可以被遵循。

在该示例中，在写入操作期间，所有读取选择信号以功率轨电压VDD来提供，并且因此所有读取选择线被断言。例如，在写入操作期间，读取选择信号rm0、rm1二者均以大约功率轨电压VDD来提供。因此，在写入操作期间，读取通路PFET rp0、rpb0、rp1、rpb1均被关断。

另外，在写入操作期间，针对具有要被选择用于写入操作的存储器单元的一对位线的写入选择信号以大约功率轨电压VDD来提供，而其余各对位线的写入选择信号以大约接地轨电压GND来提供。关于上述示例性写入操作，写入选择信号wm0以大约功率轨电压VDD来提供，而包括写入选择信号wm1在内的其余写入选择信号以大约接地轨电压GND来提供。因此，在写入操作期间，写入选择线wsl0被断言，而包括写入选择线wsl1在内的其余写入选择线被解断言。

作为响应，多路复用器204被配置为接通耦合到一对位线BL0、BLB0的一对写入通路NFET wp0、wpb0，同时耦合到其他对位线的其余各对写入通路NFET(包括一对写入通路NFET wp1、wpb1)保持断开。因此，写入驱动器206被配置为根据沿着全局写入数据线gwl、gwlb传输的写入数据输入信号wdin、wdin_n的逻辑状态，将功率轨电压VDD施加到写入通路NFET wp0、wpb0中的一项的源极、并且将接地轨电压GND施加到写入通路NFET wp0、wpb0中的另一项的源极。

相应地，在写入操作期间，耦合到其源极被驱动为低至接地轨电压GND的写入通路NFET wp0、wpb0的位线BL0、BLB0是零位线，而耦合到其源极被驱动为高至功率轨电压VDD的写入通路NFET wp0、wpb0的位线BL0、BLB0是非零位线。因此，朝向接地轨电压GND被驱动的写入通路NFET wp0、wpb0被配置为将零位线驱动朝向接地轨电压GND，使得零位线放电。然而，由于另一写入通路NFET wp0、wpb0的源极被驱动到大约功率轨电压VDD，因此耦合到非零位线的写入通路NFET wp0、wpb0不能驱动非零位线。

因此，非零位线的电压开始显著下降，直到非零位线的电压降使得耦合到非零位线的写入通路NFET wp0、wpb0进入三极管操作模式。结果，非零位线的电压可以下降到功率轨电压VDD减去耦合到非零位线的写入通路NFET wp0、wpb0的阈值电压。如上所述，这可能导致存储器单元102进入影子读取模式。因此，简单地以大约接地轨电压GND提供全局写入数据线gwl、gwlb中的一项、并且以大约功率轨电压VDD提供全局写入数据线gwl、gwlb中的另一项可能不足以翻转输出存储节点118、120处的逻辑状态并且完成写入操作。因此，写入驱动器206被配置为提供写入辅助。

为了提供写入辅助，图2所示的写入驱动器206被配置为生成沿着连接到非零位线的全局写入数据线gwl、gwlb中的一项的负升压电压NBV。负升压电压NBV为负，从而低于接地轨电压GND。因此，连接到零位线的写入通路NFET wp0、wpb0的源极被驱动朝向负升压电压NBV。结果，零位线通过对应的写入通路NFET wp0、wpb0朝向负升压电压NBV而被驱动。负升压电压NBV因此增加了零位线与非零位线之间的电压差。负升压电压NBV的幅度足够大以使得零位线与非零位线之间的电压差可以翻转存储器单元102的输出存储节点118、120处的逻辑状态。

例如，当写入驱动器206生成在大约功率轨电压VDD处的写入数据输入信号wdin、并且生成在接地轨电压GND处的写入数据输入信号wdin_n时，写入通路NFET wp0的源极以大约功率轨电压VDD来提供，并且写入通路NFET wpb0的源极以大约接地轨电压GND来提供。因此，位线BL0是非零位线，并且位线BLB0是零位线。因此，写入通路NFET wpb0将位线BLB0朝向接地轨电压GND驱动。然而，写入通路NFET wp0不能将位线BL0驱动到功率轨电压VDD，并且位线BL0的电压可能下降，直到写入通路NFET wp0进入三极管操作模式。因此，写入驱动器206被配置为沿着全局写入数据线gwlb施加负升压电压NBV，其将写入通路NFET wp0的源极朝向负升压电压NBV驱动。结果，写入通路NFET wpb0将位线BLB0驱动到负升压电压NBV。因此，位线BL0、BLB0之间的电压差足够大以使得存储器单元102将比特q的逻辑状态从“逻辑0”翻转到“逻辑1”、并且将比特qb的逻辑状态从“逻辑1”翻转到“逻辑0”。

在整个写入操作中，全局感测使能信号sen_global和预充电使能信号sen_pre均以大约功率轨电压VDD来提供。全局感测使能信号sen_global由反相器门212接收，而预充电使能信号sen_pre由反相器门214接收。反相器门212被配置为生成控制电压iso，该控制电压iso是全局感测使能信号sen_global的补数。另外，反相器门214被配置为生成互补预充电使能信号sen_pre_n。因此，在整个写入操作中，控制电压iso和预充电使能信号sen_pre_n以大约接地轨电压GND来提供。

隔离PFET 216的栅极接收控制电压iso，而预充电电路208接收预充电使能信号sen_pre_n。因此，在整个写入操作中，隔离PFET 216被接通并且预充电电路208被接通。结果，感测放大器输入线sil、silb均以大约功率轨电压VDD被驱动到预充电状态。响应于感测放大器输入线silb、silb二者均处于功率轨电压VDD，感测放大器(SA)可以保持读取位，这对应于读取输入逻辑状态均处于“逻辑1”。此外，虽然感测放大器输入线sil、silb耦合到读取通路PFET rp0、rpb0的漏极，但是由于包括读取通路PFET rp0、rpb0在内的所有读取通路PFET均被关断，所以对感测放大器输入线sil、silb的预充电不影响写入操作。

升压电容可以在写入驱动器206中提供以生成负电压升压NBV。为了校正由非零位线的电压降所引起的写入劣化，负电压升压NBV的电压幅度应当足够大以使存储器单元102来翻转所存储的逻辑状态。因此，升压电容必须足够大以提供该负电压升压NBV。然而，随着器件尺寸缩小、以及位线和存储器单元的电阻增加，用于校正写入劣化所需要的升压电容的大小也增加。因此，这可能需要较大的升压电容，其可能会消耗IC中的较大数量的面积和功率。

图3是当存储器单元102耦合到图2所示的存储器电路系统202的一对位线BL0、BLB0时、当功率轨电压VDD等于1.082V时、并且当存储器104是被形成在具有14nm的特征尺寸的CMOS IC中的SRAM时，由存储器104提供的示例性写入操作的信号图300。在该示例中，所存储的比特q、qb分别从相应的差分逻辑状态“逻辑1”、“逻辑0”改变为差分逻辑状态“逻辑0”、“逻辑1”。如图3所示，位线BL0、BLB0在写入操作开始时已经被预充电到大约功率轨电压VDD。字线WL的电压然后朝向功率轨电压VDD被驱动，并且多路复用器204选择一对位线BL0、BLB0。然后，写入驱动器206开始将位线BL0朝向处于0V的接地轨电压GND驱动，并且因此，在该示例中，位线BL0是零位线、并且位线BLB0是非零位线。一旦字线WL上的电压足以接通存取NFET 126、128，位线BL0的电压就开始驱动存储比特q的输出存储节点118朝向接地轨电压GND。另外，位线BLB0(即，在该示例中的非零位线)的电压也开始驱动存储比特qb的输出存储节点120朝向功率轨电压VDD。然而，如图3所示，位线BLB0(即，在该示例中为零位线)的电压开始下降，并且存储器单元102的反馈防止位线BL0达到为0V的接地电压GND。这样，存储比特q的输出存储节点118处的电压被阻止达到接地轨电压GND，并且存储比特qb的存储节点处的电压被阻止达到大约功率轨电压VDD。在该示例中，位线BLB0的电压下降540mV，该电压与处于1.082V的功率轨电压VDD相比较大。因此，由于下降，位线BLB0的电压以539mV来提供。位线BL0也在约212mV处停止放电。327mV的电压差可能不足以翻转比特q、qb的逻辑状态。

如由虚线所指示的时间，写入驱动器206被配置为向全局写入数据线gwl施加负升压电压NBV(在该示例中为-200mV)，使得位线BL0(即，在该示例中的零位线)朝向负升压电压NBV被驱动。这样，位线BL0、BLB0之间的电压差足以克服存储器单元102的反馈。该电压差因此将存储比特q的输出存储节点118驱动到大约接地轨电压GND(其对应于“逻辑0”)、并且将存储比特qb的输出存储节点120驱动到大约功率轨电压VDD(其对应于“逻辑1”)，从而翻转所存储的比特q、qb的逻辑状态。

然而，在某些应用中，存储器电路系统202的某些实现可能是不合适的或不期望的。例如，当SRAM中的特征尺寸小于14nm时，用于克服539mV的电压降所需要的升压电容(考虑到SRAM的电阻)可能会消耗在某些应用中不可接受的太多的面积和功率。

图4示出了存储器电路系统402的电路图400，该存储器电路系统402可以被提供作为存储器104的一部分以代替图2所示的存储器电路系统202。存储器电路系统402也是可操作以提供写入辅助，该写入辅助增加位线BL、BLB之间的电压差，使得该电压差足以在写入操作期间翻转输出存储节点118、120处所存储的比特q、qb的逻辑状态。然而，图4所示的存储器电路系统402能够以比图2所示的存储器电路系统202更小的升压电容来克服存储器单元102的反馈。在一些实现中，可能根本不需要升压电容。

存储器电路系统402包括多对位线。为了简单起见，存储器电路系统402被示出为具有两对位线(一对位线BL0、BLB0和一对位线BL1、BLB1)。应当注意，取决于存储器104的存储能力和拓扑，存储器电路系统402可以包括任何数目的位线对。如上所述，至少一个存储器单元阵列可以在存储器104中提供。每个存储器单元可以与图1所示的存储器单元102相同。一列存储器单元耦合在每对位线之间。因此，一列存储器单元耦合在一对位线BL0、BLB0之间。另外，一列存储器单元耦合在一对位线BL1、BLB1之间。各行存储器单元也在存储器104中提供，并且字线被提供以选择各行存储器单元。更具体地，每行存储器单元可以连接到字线中的一条字线。例如，包括图1所示的存储器单元102的一行存储器单元可以全部耦合到字线WL。

图4所示的存储器电路系统402可以包括多路复用器404、写入驱动器406、预充电电路408、预充电电路410(0)、预充电电路410(1)、NAND门412、NAND门414、一对隔离PFET416、和上拉电路。除了各对位线(例如，BL0、BLB0和BL1、BLB1)，存储器电路系统402还包括其他导线，其他导线包括针对每对位线的读取选择线(在该示例中，因为图4仅示出了两对位线BL0、BLB0和BL1、BLB1，故示出了读取选择线rsl0、rsl1)、针对每对位线的写入选择线(在该示例中，因为图4仅示出了两对位线BL0、BLB0和BL1、BLB1，故示出了写入选择线wsl0、wsl1)、一对全局读取数据线grl、grlb、一对全局写入数据线(gwl、gwlb)和一对感测放大器输入线(sil、silb)。

为了对特定存储器单元执行读取操作或写入操作，多路复用器404被配置为选择具有如下列存储器单元的一对位线中的一个位线，该列存储器单元具有包括用于读取操作或写入操作的特定存储器单元。多路复用器404被配置为不选择具有如下列存储器单元的其他每对位线，该列存储器单元不包括用于读取操作或写入操作的特定存储器单元。另外，连接到具有用于读取操作或写入操作的特定存储器单元的一行存储器单元的字线被断言。耦合到其他各行存储器单元的其他字线保持解断言，其他各行存储器单元不包括用于读取操作或写入操作的特定存储器单元。

出于解释的缘故，假定图1所示的存储器单元102是被选择用于写入操作的特定存储器单元。此外，出于解释的缘故，进一步假定耦合到存储器单元102的图1所示出的一对位线BL、BLB是图4所示出的一对位线BL0、BLB0。应当注意，写入操作的说明类似于针对存储器104中的任何一个存储器单元的写入操作。

预充电电路410(0)耦合在一对位线BL0、BLB0之间，并且预充电电路410(1)耦合在一对位线BL1、BLB1之间。预充电电路410(0)、410(1)中的每一项由位线预充电使能信号bl_pre来控制。为了开始写入操作，每个位线被预充电到预充电状态，其中在该示例中的预充电状态是大约功率轨电压VDD。因此，每个位线被预充电到“逻辑1”以开始写入操作。在该示例中，预充电电路410(0)被配置为以大约功率轨电压VDD将位线BL0、BLB0中的每个位线预充电到预充电状态。预充电电路410(1)被配置为将位线BL1、BLB1中的每个位线预充电到预充电状态。然后，预充电电路410(0)、410(1)通过位线预充电使能信号bl_pre来关断。

写入驱动器406被配置为将由多路复用器404选择的一对位线驱动到与待写入存储器单元(例如，在示例性写入操作中的存储器单元102)的逻辑状态相对应的电压。此外，如下面进一步详细说明的，写入驱动器406可以被配置为提供写入辅助，该写入辅助足以促使存储器单元102翻转其逻辑状态。然而，图4所示的存储器电路系统402不需要大的升压电容以便向存储器单元102写入。

写入驱动器406被配置为接收功率轨电压VDD、接地轨电压GND和互补全局写入数据信号gdin、gdin_n。在写入操作期间，写入驱动器406被配置为基于互补全局写入数据信号gdin、gdin_n，生成互补写入数据输入信号wdin、wdin_n。在该示例中，写入数据输入信号wdin具有这样的逻辑状态，该逻辑状态是全局写入数据信号gdin的逻辑状态的补数。写入数据输入信号wdin由写入驱动器406沿着全局写入数据线gwl输出。写入数据输入信号wdin_n具有这样的逻辑状态，该逻辑状态是全局写入数据信号gdin_n的逻辑状态的补数。写入数据输入信号wdin_n由写入驱动器406沿着全局写入数据线gwlb输出。因此，取决于正被写入到比特单元中的逻辑状态，写入数据输入信号wdin、wdin_n中的一项以大约接地轨电压GND(其对应于逻辑状态“逻辑0”)来提供，而写入数据输入信号wdin、wdin_n中的另一项以大约功率轨电压VDD(其对应于逻辑状态“逻辑1”)来提供。

为了选择用于写入操作的存储器单元102，耦合到存储器单元102的字线WL然后可以被断言，并且多路复用器404被配置为选择一对位线BL0、BLB0，该一对位线BL0、BLB0耦合到存储器单元102。给定上面讨论的所描述的示例性写入操作和实现，多路复用器404被配置为在写入操作期间选择一对位线BL0、BLB0被耦合到存储器单元102。多路复用器404还被配置为在写入操作期间不选择所有其他对位线。因此，多路复用器404被配置为在所描述的示例性写入操作中不选择一对位线BL1、BLB1。此外，在写入操作期间，图1所示的字线WL被断言。

相应地，作为零位线的位线BL0、BLB0开始通过多路复用器404放电，以便将位线BL0、BLB0驱动到待写入到存储器单元102中的写入数据的差分逻辑状态。例如，如果写入数据输入信号wdin沿着全局写入数据线gwl以“逻辑0”输出、并且写入数据输入信号wdin_n沿着全局写入数据线gwlb以“逻辑1”输出，则零位线是位线BL0、并且非零位线是位线BLB0。另一方面，如果写入数据输入信号wdin沿着全局写入数据线gwl以“逻辑1”输出、并且写入数据输入信号wdin_n沿着全局写入数据线gwlb以“逻辑0”输出，则零位线是位线BLB0、并且非零位线是位线BL0。

如图4所示，针对一对位线BL0、BLB0，多路复用器404包括一对写入通路NFET wp0、wpb0和一对读取通路PFET rp0、rpb0。写入通路NFET wp0、wpb0中的每一项的栅极均耦合到写入选择线wsl0。因此，写入通路NFET wp0、wpb0中的每一项的栅极均接收沿着写入选择线wsl0传输的写入选择信号wm0。写入通路NFET wp0的源极耦合到全局写入数据线gwl，并且写入通路NFET wpb0的源极耦合到全局写入数据线gwlb。写入通路NFET wp0的漏极耦合到位线BL0，并且写入通路NFET wpb0的漏极耦合到位线BLB0。

读取通路PFET rp0、rpb0中的每一项的栅极均耦合到读取选择线rsl0。因此，读取通路PFET rp0、rpb0中的每一项的栅极均接收沿着读取选择线rsl0传输的读取选择信号rm0。读取通路PFET rp0的漏极耦合到全局读取数据线grl，并且读取通路PFET rpb0的漏极耦合到全局读取数据线grlb。读取通路PFET rp0的漏极还耦合到感测放大器输入线sil，并且读取通路PFET rpb0的漏极还耦合到感测放大器输入线silb。读取通路PFET rp0的源极耦合到位线BL0，并且读取通路PFET rpb0的源极耦合到位线BLB0。

此外，针对一对位线BL1、BLB1，多路复用器404包括一对写入通路NFET wp1、wpb1和一对读取通路PFET rp1、rpb1。写入通路NFET wp1、wpb1中的每一项的栅极均耦合到写入选择线wsl1。因此，写入通路NFET wp1、wpb1中的每一项的栅极均接收沿着写入选择线wsl1传输的写入选择信号wm1。写入通路NFET wp1的源极耦合到全局写入数据线gwl，并且写入通路NFET wpb1的源极耦合到全局写入数据线gwlb。写入通路NFET wp1的漏极耦合到位线BL1，并且写入通路NFET wpb1的漏极耦合到位线BLB1。

读取通路PFET rp1、rpb1中的每一项的栅极均耦合到读取选择线rsl1。因此，读取通路PFET rp1、rpb1中的每一项的栅极均接收沿着读取选择线rsl1传输的读取选择信号rm1。读取通路PFET rp1的漏极耦合到全局读取数据线grl，并且读取通路PFET rpb1的漏极耦合到全局读取数据线grlb。读取通路PFET rp1的漏极还耦合到感测放大器输入线sil，并且读取通路PFET rpb1的漏极还耦合到感测放大器输入线silb。读取通路PFET rp1的源极耦合到位线BL1，并且读取通路PFET rpb1的源极耦合到位线BLB1。应当注意，对于存储器104中的每对位线，该成对的读取通路PFET和写入通路NFET的图案可以被遵循。

在图4中，在写入操作期间，具有要被选择用于写入操作的存储器单元的一对位线的读取选择信号以大约接地轨电压GND来提供，而针对其余各对位线的读取选择信号以大约功率轨电压VDD来提供。关于上述示例性写入操作，读取选择信号rm0以大约接地轨电压GND来提供，而包括读取选择信号rm1在内的其余读取选择信号以大约功率轨电压VDD来提供。因此，当一对位线BL0、BLB0被选择用于写入操作时，读取选择线rsl0被配置为被解断言。由于一对读取通路PFET rp0、rpb0的栅极耦合到读取选择线rm0，因此读取选择线rsl0被解断言时，一对读取通路PFET rp0、rpb0被接通。

另外，在写入操作期间，具有要被选择用于写入操作的存储器单元的一对位线的写入选择信号以大约功率轨电压VDD来提供，而其余各对位线的写入选择信号以大约接地轨电压GND来提供。关于上述示例性写入操作，写入选择信号wm0以大约功率轨电压VDD来提供，而包括写入选择信号wm1在内的其余写入选择信号以大约接地轨电压GND来提供。因此，当一对位线BL0、BLB0被选择用于写入操作时，写入选择线wsl0被配置为被断言。由于一对写入通路PFET wp0、wpb0的栅极耦合到写入选择线wm0，故当写入选择线wsl0被断言时，一对写入通路PFET wp0、wpb0被接通。

与图2所示的实施例不同，图4所示的多路复用器404因此被配置为通过接通一对写入通路NFET、并且接通耦合到所选择的存储器单元的一对读取通路PFET，来在写入操作期间选择一对位线。继续上述示例性写入操作，多路复用器404被配置为接通耦合到一对位线BL0、BLB0的一对写入通路NFET wp0、wpb0，同时耦合到其他各对位线的其余各对写入通路NFET(包括一对写入通路NFET wp1、wpb1)保持断开。另外，多路复用器404被配置为接通耦合到一对位线BL0、BLB0的一对读取通路PFET rp0、rpb0，同时耦合到其他各对位线的其余各对读取通路PFET(包括一对读取通路PFET rp1、rpb1)保持断开。

写入驱动器406被配置为根据沿着全局写入数据线gwl、gwlb提供的写入数据输入信号wdin、wdin_n的逻辑状态，将功率轨电压VDD施加到写入通路NFET wp0、wpb0中的一项的源极、并且将接地轨电压GND施加到写入通路NFET wp0、wpb0中的另一项的源极。

相应地，在写入操作期间，耦合到其源极被驱动为低至接地轨电压GND的写入通路NFET wp0、wpb0的位线BL0、BLB0是零位线，而耦合到其源极被驱动为高至功率轨电压VDD的写入通路NFET wp0、wpb0的位线BL0、BLB0是非零位线。因此，其中源极被驱动到接地轨电压GND的写入通路NFET wp0、wpb0被配置为将零位线驱动朝向接地轨电压GND，并且因此零位线放电。然而，由于另一写入通路NFET wp0、wpb0的源极被驱动到大约功率轨电压VDD，因此耦合到非零位线的写入通路NFET wp0、wpb0不能驱动非零位线。

然而，这至少部分地通过使用上拉电路418来校正。上拉电路418耦合到多路复用器404。此外，上拉电路418被配置为选择在写入操作期间所选择的一对位线中的哪个位线是非零位线、并且被配置为将非零位线通过多路复用器404钳位到大约功率轨电压VDD。关于上述示例性写入操作，上拉电路418被配置为通过选择耦合到非零位线的读取通路PFETrp0、rpb0，来选择一对位线BL0、BLB0中的哪个位线是非零位线。上拉电路418被配置为通过所选择的耦合到非零位线的读取通路PFET rp0、rpb0，来将非零位线钳位到大约功率轨电压VDD。这是可能的，因为在写入操作期间，一对读取通路PFET rp0、rpb0被接通。

如图4所示，上拉电路418具有直接连接到感测放大器输入线sil的上拉PFET堆叠422、以及直接连接到感测放大器输入线silb的上拉PFET堆叠424。更具体地，上拉PFET堆叠422中的顶部上拉PFET的源极被配置为接收功率轨电压VDD，并且上拉PFET堆叠422中的底部上拉PFET的漏极在多路复用器404与隔离PFET 416中的一个隔离PFET的漏极之间，而被直接连接到感测放大器输入线sil。在上拉PFET堆叠422中，顶部上拉PFET的漏极和底部上拉PFET的源极彼此直接连接。

另外，上拉PFET堆叠424中的顶部上拉PFET的源极被配置为接收功率轨电压VDD，并且上拉PFET堆叠424中的底部上拉PFET的漏极在多路复用器404与另一隔离PFET 416的漏极之间，而被直接连接到感测放大器输入线silb。在上拉PFET堆叠424中，顶部上拉PFET的漏极和底部上拉PFET的源极彼此直接连接。

上拉PFET堆叠422因此连接到读取通路PFET中的一个读取通路PFET的漏极，并且上拉PFET堆叠424因此连接到多路复用器404中的每对PFET中的另一读取通路PFET的漏极。例如，上拉PFET堆叠422连接到耦合到位线BL0的读取通路PFET rp0的漏极，并且上拉PFET堆叠424连接到耦合到位线BLB0的读取通路PFET rpb0的漏极。

上拉电路418被配置为通过选择感测放大器输入线sil、silb中耦合到非零位线的感测放大器输入线，来选择一对位线BL0、BLB0中的哪个位线是非零位线。更具体地，上拉电路418被配置为取决于读取通路PFET rp0、rpb0中的哪一项耦合到非零位线，来接通上拉PFET堆叠422或上拉PFET堆叠424。耦合到零位线的另一上拉PFET堆叠422、424保持断开。以这种方式，上拉电路418被配置为选择感测放大器输入线sil、silb中的哪一项耦合到非零位线。因此，上拉PFET堆叠422、424中被接通的上拉PFET堆叠因此被配置为上拉耦合到非零位线的感测放大器输入线sil、silb，并且被配置为通过读取通路PFET rp0、rpb0中耦合到非零位线的读取通路PFET，将非零位线充电到大约功率轨电压VDD。例如，如果非零位线是位线BL0，则上拉电路418被配置为接通上拉PFET堆叠422、并且关断上拉PFET堆叠424。另一方面，如果非零位线是位线BLB0，则上拉电路418被配置为接通上拉PFET堆叠424、并且关断上拉PFET堆叠422。

对于读取操作，感测放大器输入线sil、silb通过多路复用器404中的各对读取通路PFET而被耦合到包括位线BL0、BLB0、BL1、BLB1在内的各对位线，使得在读取操作期间，一对位线能够通过接通多路复用器404中的对应的一对读取通路PFET来选择。当隔离PFET416被接通时，感测放大器可以通过感测放大器输入线sil、silb读取逻辑状态。因此，上拉电路418应当被操作以不干扰读取操作。

如图4所示，上拉PFET堆叠422中的顶部上拉PFET具有被配置为接收写入时钟信号bclk_wr的栅极。类似地，上拉PFET堆叠424中的顶部上拉PFET也具有被配置为接收写入时钟信号bclk_wr的栅极。写入时钟信号bclk_wr在写入操作期间以“逻辑0”来提供，但在其他期间以“逻辑1”来提供。因此，两个上拉PFET堆叠422、424中的顶部上拉PFET在写入操作期间被接通，但在其他期间被关断。以这种方式，上拉PFET堆叠422、424在读取操作期间均不能被接通。

在图4所示的上拉电路418中，上拉PFET堆叠422中的底部上拉PFET具有被配置为接收全局写入数据信号gdin的栅极，而上拉PFET堆叠424中的底部上拉PFET具有被配置为接收全局写入数据信号gdin_n的栅极。如上所述，写入驱动器406被配置为生成沿着全局写入数据线gwl的写入数据输入信号wdin，作为全局写入数据信号gdin的补数。写入驱动器406还被配置为生成沿着全局写入数据线gwlb的写入数据输入信号wdin_n，作为全局写入数据信号gdin_n的补数。因此，如果全局写入数据信号gdin处于“逻辑0”、并且互补全局写逻辑信号gdin_n处于“逻辑1”，则写入驱动器406在写入操作期间以“逻辑1”生成写入数据输入信号wdin、并且以“逻辑0”生成写入数据输入信号wdin_n。关于上面讨论的示例性写入操作，位线BL0将是非零位线，而位线BLB0是零位线。另一方面，如果全局写入数据信号gdin处于“逻辑1”、并且互补全局写逻辑信号gdin_n处于“逻辑0”，则写入驱动器406在写入操作期间以“逻辑0”生成写入数据输入信号wdin、并且以“逻辑1”生成写入数据输入信号wdin_n。因此，位线BLB0将是非零位线，而位线BL0是零位线。

全局写入数据线gwl耦合到写入通路NFET的源极，并且感测放大器输入线sil耦合到这样的读取通路PFET的漏极，这些读取通路PFET的漏极连接到针对每对位线中的相同位线。全局写入数据线gwlb耦合到写入通路NFET的源极，并且感测放大器输入线silb耦合到这样的读取通路PFET的漏极，这些读取通路PFET的漏极连接到针对每对位线中的相同位线。例如，全局写入数据线gwl连接到写入通路NFET wp0的源极，并且感测放大器输入线sil连接到读取通路PFET rp0的漏极，其中写入通路NFET wp0和读取通路PFET rp0均耦合到位线BL0。类似地，全局写入数据线gwlb连接到写入通路NFET wpb0的源极，并且感测放大器输入线silb连接到读取通路PFET rpb0的漏极，其中写入通路NFET wpb0和读取通路PFETrpb0均耦合到位线BLB0。

因此，每当全局写入数据信号gdin在写入操作期间处于“逻辑0”时，非零位线将是连接到感测放大器输入线sil和全局写入数据线gwl的位线。关于上面讨论的示例性写入操作，如果全局写入数据信号gdin在写入操作期间处于“逻辑0”，则非零位线将是连接到感测放大器输入线sil和全局写入数据线gwl的位线BL0(因为写入数据输入信号wdin将由写入驱动器406以“逻辑1”生成)。在这种情况下，当写入时钟信号bclk_wr在写入操作期间以“逻辑0”提供时，由于全局写入数据信号gdin处于“逻辑0”，因此上拉PFET堆叠422被接通。因此，上拉PFET堆叠422将感测放大器输入线sil以及因此还将读取通路PFET rp0的漏极上拉到大约功率轨电压VDD。由于全局写入数据信号gdin_n处于“逻辑1”，因此上拉PFET堆叠424被关断。

每当全局写入数据信号gdin_n在写入操作期间处于“逻辑0”时，非零位线将是连接到感测放大器输入线silb和全局写入数据线gwlb的位线。关于上面讨论的示例性写入操作，如果全局写入数据信号gdin_n在写入操作期间处于“逻辑0”，则非零位线将是连接到感测放大器输入线silb和全局写入数据线gwlb的位线BLB0(因为写入数据输入信号wdin_n将由写入驱动器406以“逻辑1”生成)。在这种情况下，当写入时钟信号bclk_wr在写入操作期间以“逻辑0”提供时，由于全局写入数据信号gdin_n处于“逻辑0”，因此上拉PFET堆叠424被接通。因此，上拉PFET堆叠424将感测放大器输入线Silb以及因此还将读取通路PFET rpb0的漏极上拉到大约功率轨电压VDD。由于全局写入数据信号gdin处于“逻辑1”，因此上拉PFET堆叠422被关断。

图4所示的写入驱动器406仍然可以被配置为生成沿着连接到非零位线的全局写入数据线gwl、gwlb中的一项的负升压电压NBV。如上所述，负升压电压NBV为负，从而低于接地轨电压GND。由于连接到零位线的写入通路NFET wp0、wpb0的源极处于大约负升压电压NBV，故零位线通过对应的写入通路NFET wp0、wpb0被驱动朝向负升压电压NBV。负升压电压NBV由此增加了零位线与非零位线之间的电压差。

例如，当写入驱动器406以大约功率轨电压VDD生成写入数据输入信号wdin、并且以接地轨电压GND生成写入数据输入信号wdin_n时，写入通路NFET wp0的源极以大约功率轨电压VDD来提供、并且写入通路NFET wpb0的源极以大约接地轨电压GND来提供。因此，位线BL0是非零位线，并且位线BLB0是零位线。在这种情况下，上拉电路418中的上拉PFET堆叠422被接通，以将读取通路PFET rp0的漏极上拉、并且因此将位线BL0上拉到大约功率轨电压VDD。因此，写入通路NFET wpb0将位线BLB0朝向接地轨电压GND放电。写入驱动器406因此被配置为施加沿着全局写入数据线gwlb的负升压电压NBV，其驱动写入通路NFET wpb0的源极。因此，写入通路NFET wpb0将位线BLB0驱动到负升压电压NBV。因此，位线BL0、BLB0之间的电压差足够大以使得存储器单元102将比特q的逻辑状态从“逻辑0”翻转到“逻辑1”、并且将比特qb的逻辑状态从“逻辑1”翻转到“逻辑0”。然而，因为上拉PFET堆叠422将位线BL0钳位在大约功率轨电压VDD，所以升压电容不必太大。实际上，在一些实现中，写入驱动器406可以根本不提供负升压电压NBV。

减少由升压电容引起的损耗可以改进SRAM存储器的效率并且产生更高的产出。另外，升压生成的减少可以降低由于具有较高的升压生成和重复的升压生成而引起的对器件可靠性的风险。由于需要更少的功率来提供负电压升压NBV和执行写入操作，因此动态能量耗散也可以降低。

如上所述，在写入操作期间，所选择的一对位线的读取通路PFET被接通。因此，图4所示的存储器电路系统402应当被操作以防止耦合到感测放大器线sil、silb的预充电电路408干扰写入操作。此外，由于上拉电路418影响感测放大器输入线sil、silb处的电压，所以隔离PFET 416应当被操作以防止通过感测放大器的错误数据读取。

如图4所示，隔离PFET 416中的一个隔离PFET的漏极耦合到感测放大器输入线sil，并且另一隔离PFET 416的漏极耦合到感测放大器输入线silb。隔离PFET 416的源极可以耦合到不同的输入端子，使得当隔离PFET 416被接通时，感测放大器可以在读取操作期间沿着感测放大器线sil、silb接收差分逻辑状态。然而，当隔离PFET 416被关断时，由于感测放大器不能沿着感测放大器输入线sil、silb接收逻辑状态，感测放大器变得不透明(opaque)。

图4所示的NAND门412被配置为在写入操作期间关断隔离PFET 416、并且被配置为在读取操作期间接通隔离PFET 416。NAND门412具有被耦合到隔离PFET 416的每个栅极的输出。在这种实现中，NAND门412具有接收全局感测使能信号sen_global的输入、以及接收写入时钟信号bclk_wr的输入。NAND门412因此被配置为执行在写入时钟信号bclk_wr与全局感测使能信号sen_global之间的NAND运算，从而在输出处生成控制电压iso。在整个写入操作期间，全局感测使能信号sen_global以大约功率轨电压VDD来提供，大约功率轨电压VDD与“逻辑1”相对应。然而，在写入操作期间，写入时钟信号bclk_wr以大约接地轨电压GND来提供，大约接地轨电压GND与“逻辑0”相对应。因此，NAND门412被配置为在写入操作期间以“逻辑1”生成控制电压iso。因此，在写入操作期间，控制电压iso上拉每个栅极从而关断隔离PFET 416。因此，感测放大器被隔离以防止在写入操作期间的错误读取操作。

然而，在读取操作的至少一部分期间，全局感测使能信号sen_global以与“逻辑1”相对应的大约功率轨电压VDD来提供。此外，当未执行写入操作时，写入时钟信号bclk_wr以与“逻辑1”相对应的大约功率轨电压VDD来提供。NAND门412因此被配置为在读取操作期间下拉隔离PFET 416的每个栅极，从而接通隔离PFET 416中的每个隔离PFET。因此，NAND门412被配置为在读取操作期间以“逻辑0”生成控制电压iso，并且被配置为在读取操作期间下拉栅极中的每个栅极从而接通隔离PFET 416。因此，感测放大器变得透明，并且由此可以从感测放大器输入线sil、silb读取逻辑状态。

NAND门414被提供以使得预充电电路408不影响写入操作，而是在读取操作开始时对感测放大器输入线sil、silb进行预充电。NAND门414具有耦合到预充电电路408的输出。在该实现中，NAND门414具有接收预充电使能信号sen_pre的输入、以及接收写入时钟信号bclk_wr的输入。NAND门414因此被配置为执行在写入时钟信号bclk_wr与预充电使能信号sen_pre之间的NAND运算，从而在输出处生成控制电压(即，预充电使能信号sen_pre_n)。在整个写入操作中，预充电使能信号sen_pre以与“逻辑1”相对应的大约功率轨电压VDD来提供。但是，在写入操作期间，写入时钟信号bclk_wr以与“逻辑1”相对应的大约接地轨电压GND来提供。因此，NAND门414被配置为在写入操作期间以“逻辑1”生成控制电压(即，预充电使能信号sen_pre_n)以关断预充电电路408。因此，预充电电路408不干扰写入操作。

在读取操作开始时，预充电使能信号sen_pre以与“逻辑1”相对应的大约功率轨电压VDD来提供。此外，当未执行写入操作时，写入时钟信号bclk_wr以与“逻辑1”相对应的大约功率轨电压VDD来提供。因此，NAND门414被配置为在读取操作的开始期间以“逻辑0”生成控制电压(即，预充电使能信号sen_pre_n)，使得预充电电路408对感测放大器输入线sil、silb进行预充电。因此，NAND门414被配置为在写入操作期间关断耦合到感测放大器输入线sil、silb的预充电电路408，并且被配置为在读取操作开始时接通预充电电路408以对感测放大器输入线sil、silb进行预充电。

图5是当存储器单元102耦合到图4所示的存储器电路系统402的一对位线BL0、BLB0时，由存储器104提供的示例性写入操作的信号图500。在图5中，功率轨电压VDD等于1.082V，并且存储器104是SRAM，该SRAM由具有14nm的特征尺寸的CMOS IC来提供。在该示例中，所存储的比特q、qb分别从相应的差分逻辑状态“逻辑1”、“逻辑0”改变为差分逻辑状态“逻辑0”、“逻辑1”。如图5所示，位线BL0、BLB0在写入操作开始时已经被预充电到大约功率轨电压VDD。一旦位线BL0、BLB0已经被预充电，写入时钟数据信号bclk_wr被驱动到与“逻辑0”相对应的大约接地轨电压GND。因此，控制电压iso、sen_pre_n均被驱动到大约功率轨电压VDD。因此，这在写入操作期间关断预充电电路408并且关断隔离PFET 416。

此外，字线WL的电压被驱动朝向功率轨电压VDD。读取选择信号rm0被驱动到大约接地轨电压GND，并且写入选择信号wm0被驱动到大约功率轨电压VDD，由此接通一对读取通路PFET rp0、rpb0和一对写入通路NFET wp0，使得多路复用器404选择一对位线BL0、BLB0。然后，写入驱动器406开始将位线BL0驱动朝向0V的接地轨电压GND，并且因此在该示例中，位线BL0是零位线。因此，由于位线BLB0是非零位线，故上拉电路418接通第二上拉PFET堆叠424以通过读取通路PFET rpb0将位线BLB0钳位到大约功率轨电压。一旦字线WL上的电压足以接通存取NFET 126、128，位线BL0的电压开始驱动存储比特q的输出存储节点118朝向接地轨电压GND。此外，位线BLB0的电压被配置为开始驱动存储比特qb的输出存储节点120朝向功率轨电压VDD。由于位线BLB0的电压被钳位在大约VDD的功率轨电压，位线BL0、BLB0之间的电压差比图3中的示例大得多。虚线指示写入驱动器406将负升压电压NBV施加到位线BL0的时间。在该时间处，图5示出了位线BL0、BLB0之间的电压差为大约875.5mV。如图5所示，在没有写入辅助的情况下，存储器单元102的反馈仍然可以防止输出存储节点118、120处的电压被分别驱动到接地轨电压GND和功率轨电压VDD。尽管如此，由于使用图4的存储器电路系统的电压差较大，故为了使比特q、qb翻转所需要的升压电容可以较小和较低。因此，较少面积和功率被写入驱动器406中的升压电容消耗。而且，由于升压电容较低，因此当由图4的写入驱动器406提供的负升压电压NBV具有与由图2的写入驱动器206提供的负升压电压NBV相同的幅度时，需要较少的时间来将输出存储节点118、120驱动到接地轨电压GND和功率轨电压VDD。

在图5中，写入驱动器406被配置为向全局写入数据线gwl施加负升压电压NBV(在该示例中，-200mV)，使得位线BL0(即，在该示例中的零位线)被驱动朝向负升压电压NBV。这样，位线BL0、BLB0之间的电压差足以克服存储器单元102的反馈。该电压差由此将存储比特q的输出存储节点118驱动到大约接地轨电压GND、并且因此驱动到“逻辑0”，并且将存储比特qb的输出存储节点120驱动到大约功率轨电压VDD，从而翻转逻辑状态。然而，在通过写入驱动器406施加负电压升压NBV时，与图3中提供的示例中相比，输出存储节点118、120处的电压被更快地驱动到接地轨电压GND和功率轨电压VDD。更具体地，图4所示的存储器电路系统402执行写入操作比图2所示的存储器电路系统202快0.15ps。

图6是示出在存储器104(图4所示)中执行写入操作的示例性方法的流程图600。该方法可以由存储器电路系统402(例如，图4所示)执行。在602处，存储器电路系统402在写入操作期间选择通过多路复用器404耦合到存储器单元102(图1所示)的一对位线(BL0、BLB0)。在604处，存储器电路系统402还在写入操作期间选择一对位线(BL0、BLB0)中的哪个位线是非零位线。为了防止非零位线的电压下降，在606处，存储器电路系统402将非零位线通过多路复用器404钳位到大约功率轨电压。

在一个方面，多路复用器404可以包括一对写入通路晶体管(wp0、wpb0)和一对写入通路晶体管(rp0、rpb0)，一对写入通路晶体管(wp0、wpb0)均耦合到一对位线(BL0、BLB0)中的不同位线，并且一对写入通路晶体管(rp0、rpb0)均耦合到一对位线(BL0、BLB0)中的不同位线。为了在602处选择一对位线(BL0、BLB0)，存储器电路系统402可以在608处接通多路复用器404中的一对写入通路晶体管(wp0、wpb0)，并且可以在610处接通多路复用器404中的一对写入通路晶体管(rp0、rpb0)。例如，一对写入通路晶体管(wp0、wpb0)可以是一对写入通路NFET(wp0、wpb0)，并且一对写入通路晶体管(rp0、rpb0)可以是一对读取通路PFET(rp0、rpb0)。一对写入通路NFET(wp0、wpb0)的栅极可以耦合到写入选择线wsl0，并且一对读取通路PFET(rp0、rpb0)的栅极可以耦合到读取选择信号rsl0。608的一种实现因此可以通过断言写入选择线wsl0来接通一对写入通路NFET(wp0、wpb0)。另外，610的一种实现因此可以通过断言读取选择信号rsl0来接通一对读取通路PFET(rp0、rpb0)。

因此，在一个方面，存储器电路系统402可以通过612处选择一对写入通路晶体管(rp0，rpb0)中的耦合到非零位线的写入通路晶体管，来在604处选择一对位线(BL0、BLB0)中的哪个位线是非零位线。如上所述，一对写入通路晶体管(rp0、rpb0)可以是一对读取通路PFET(rp0、rpb0)。第一上拉晶体管堆叠422和第二上拉晶体管堆叠424可以由存储器电路系统402提供。第一上拉晶体管堆叠422耦合到读取通路PFET中的一个读取通路PFET(rp0)的漏极，而读取通路PFET(rp0)的源极可以耦合到位线中的一个位线(BL0)。第二上拉晶体管堆叠424耦合到另一读取通路PFET(rpb0)的漏极，而另一读取通路PFET(rpb0)的源极耦合到另一位线(BLB0)。在612的一种实现中，存储器电路系统402因此可以在614处接通第一堆叠422或第二堆叠424中的一个堆叠，该被接通的一个堆叠耦合到一对读取通路PFET(rp0、rpb0)中的耦合到非零位线的读取通路PFET的漏极。

在一些方面，第一上拉晶体管堆叠422是第一上拉PFET堆叠422，并且第二上拉晶体管堆叠424是第二上拉PFET堆叠424。由于第一堆叠422和第二堆叠424耦合到一对读取通路PFET(rp0、rpb0)的漏极，在读取操作期间，第一堆叠422或第二堆叠424均不应当接通，但是在写入操作期间，这些堆叠中的适当的一个堆叠应当被接通以选择非零位线。为此，执行614可以包括执行616、618、620和622。

更具体地，在616处，存储器电路系统402可以在第一上拉PFET堆叠422中的第一上拉PFET的栅极处接收写入时钟信号。写入时钟信号bck_wr在写入操作期间可以为低，而在读取操作期间可以为高。另外，在618处，存储器电路系统402可以在第一上拉PFET堆叠422中的第二上拉PFET的栅极处接收全局写入数据信号gdin。如果第一上拉PFET堆叠422耦合到连接到非零位线的读取通路PFET rp0的漏极，则全局写入数据信号gdin可以为低，但是如果第一上拉PFET堆叠422耦合到连接到零位线的读取通路PFET rp0的漏极，则全局写入数据信号gdin可以为高。给定616、618，在写入操作期间，当全局写入数据信号gdin指示耦合到第一上拉PFET堆叠422的位线(BL0)是非零位线时，第一上拉PFET堆叠422被接通。此外，在620处，存储器电路系统402可以在第二上拉PFET堆叠424中的第一上拉PFET的栅极处接收写入时钟信号bclk_wr。此外，在622处，存储器电路系统402可以在第二上拉PFET堆叠424中的第二上拉PFET的栅极处接收互补全局写入数据信号gdin_n。给定620、622，在写入操作期间，当互补全局写入数据信号gdin_n指示耦合到第二上拉PFET堆叠424的位线(BLB0)是非零位线时，第二上拉PFET堆叠424被接通。

在一些方面，可以提供感测放大器输入线(sil、silb)，使得一条感测放大器输入线(sil)耦合在读取通路PFET中的一个读取通路PFET(rp0)的漏极与隔离晶体管416之间，而另一感测放大器线(silb)耦合在另一读取通路PFET(rpb0)的漏极与另一隔离晶体管416之间。第一上拉PFET堆叠422可以直接连接到一个感测放大器输入线(sil)，而第二上拉PFET堆叠424直接连接到另一感测放大器输入线(silb)。因此，当存储器电路系统402通过接通第一堆叠422或第二堆叠424中的耦合到非零位线的一个堆叠来执行614时，存储器电路系统402可以选择(sil、silb)中耦合到非零位线的感测放大器输入线。

在一些方面，在606处，存储器电路系统402可以通过一对写入通路晶体管(rp0、rpb0)中的所选择的写入通路晶体管，来将非零位线钳位到大约功率轨电压VDD。在624处，存储器电路系统402可以因此用第一堆叠422或第二堆叠424中被接通的一个堆叠，将非零位线充电到大约功率轨电压VDD以执行606。如上所述，第一堆叠422和第二堆叠424可以耦合到一对(sil、silb)中的不同项。通过接通第一堆叠422或第二堆叠424，存储器电路系统402可以将连接到非零位线的所选择的感测放大器输入线(sil、silb)上拉到大约功率轨电压VDD。然后，存储器电路系统402可以将负电压升压NBV施加到零位线以完成写入操作。在任何情况下，通过将非零位线通过多路复用器404钳位到大约功率轨电压VDD，位线之间的电压差增大，并且因此写入操作的写入σ被改进。

如上所述，存储器电路系统402的一些方面可以上拉耦合到非零位线的(sil、silb)中的一项，以便将非零位线钳位到功率轨电压VDD。因此，在写入操作期间，存储器电路系统402应当被操作以防止通过感测放大器的错误读取操作。因此，在626处，存储器电路系统402可以用NAND门412在写入时钟信号bck_wr与感测使能信号sen_global之间执行NAND运算，从而在NAND门412的输出处生成控制电压iso。写入时钟信号bck_wr可以与由上拉PFET 422、424的每个堆叠422、424中的栅极中一个栅极所接收的写入时钟信号bck_wr相同。NAND门412的输出可以耦合到隔离晶体管416的栅极，并且因此，隔离晶体管416的栅极因此可以在NAND门412的输出处接收控制电压iso。

因此，在628处，存储器电路系统402在写入操作期间用NAND门412关断隔离晶体管416。例如，如果隔离晶体管416是PFET、并且在写入操作期间写入时钟信号被提供为低，则无论感测使能信号sen_global的逻辑状态如何，NAND门412的输出处的控制电压iso将为高。因此，在写入操作期间，控制电压iso由NAND门来生成以上拉栅极中的每个栅极，并且关断隔离晶体管416。因此，感测放大器在写入操作期间是不透明的以防止错误读取。

在630处，存储器电路系统402可以在读取操作期间用NAND门412接通隔离晶体管416。例如，如果隔离晶体管416是PFET、并且在读取操作期间的写入时钟信号bck_wr和感测使能信号sen_global均被提供为高，则NAND门412的输出处的控制电压iso将为低。因此，在读取操作期间，控制电压iso由NAND门412来生成以下拉栅极中的每个栅极并且接通隔离晶体管416。因此，感测放大器在读取操作期间是透明的，并且因此可以读取沿着(sil、silb)提供的逻辑状态。

再次参考图1和图4，在一个方面，存储器104可以包括图1中的存储器单元102和图4所示的存储器电路系统402。图4中的存储器电路系统402包括耦合到存储器单元102的一对位线(BL0、BLB0)。多路复用器404被配置为在写入操作期间选择耦合到存储器单元102的一对位线(BL0、BLB0)。最后，上拉电路418耦合到多路复用器404。上拉电路418被配置为在写入操作期间选择一对位线(BL0、BLB0)中的哪个位线是非零位线、并且被配置为将非零位线通过多路复用器404钳位到大约功率轨电压VDD。

如图4所示，多路复用器404包括一对写入通路晶体管(wp0、wpb0)(即，一对写入通路NFET wp0、wpb0)，一对写入通路晶体管(wp0、wpb0)均耦合到一对位线(BL0、BLB0)中的不同位线的。另外，多路复用器404包括一对读取通路晶体管(即，一对读取通路PFET rp0、rpb0)，该一对读取通路晶体管均耦合到一对位线(BL0、BLB0)中的不同位线。多路复用器404被配置为通过接通一对写入通路晶体管(即，一对写入通路NFET wp0、wpb0)、以及接通一对读取通路晶体管(即，一对读取通路PFET rp0、rpb0)来在写入操作期间选择一对位线(BL0、BLB0)。

在图4中，存储器104的存储器电路系统402包括写入选择线ws10和读取选择信号rsl0。由于写入选择信号wm0在写入操作期间为高，所以当一对位线(BL0、BLB0)被选择用于写入操作时，写入选择线wsl0被配置为被断言。另外，由于读取选择信号rm0在写入操作期间为低，所以当一对位线(BL0、BLB0)被选择用于写入操作时，读取选择信号rsl0被配置为被解断言。一对写入通路NFET wp0、wpb0的第一栅极耦合到写入选择线wsl0，使得当写入选择线wsl0被断言时，一对写入通路NFET wp0、wpb0被接通。此外，一对读取通路PFET rp0、rpb0的第二栅极耦合到读取选择信号rsl0，使得当读取选择信号rsl0被解断言时，一对读取通路PFET rp0、rpb0被接通。

在图4中，上拉电路418耦合到一对读取通路晶体管(即，一对读取通路PFET rp0、rpb0)。上拉电路418被配置为通过选择一对读取通路晶体管(即，一对读取通路PFET rp0，rpb0)中的耦合到非零位线的读取通路晶体管，来选择一对位线(BL0、BLB0)中的哪个位线是非零位线。另外，上拉电路418被配置为通过一对读取通路晶体管(即，一对读取通路PFETrp0、rpb0)中的所选择的读取通路晶体管，将非零位线钳位到大约功率轨电压。

为了选择和钳位非零位线，上拉电路418包括耦合到读取通路PFET rp0的漏极的上拉晶体管堆叠422、以及耦合到读取通路PFET rpb0的漏极的上拉晶体管堆叠424。上拉电路418被配置为通过接通上拉晶体管堆叠422或上拉晶体管堆叠424中的一个堆叠，来选择一对位线(BL0、BLB0)中的哪个位线是非零位线，该被接通的一个堆叠耦合到一对读取通路PFET rp0、rpb0中的耦合到非零位线的读取通路PFET rpb0的漏极。在图5中，非零位线是位线(BLB0)，并且因此上拉PFET堆叠424被接通，而上拉PFET堆叠422保持关断。因此，在由图5提供的示例中，图4中的上拉电路418通过用被接通的上拉PFET堆叠424将非零位线(BLB0)充电到大约功率轨电压VDD，来将非零位线(BLB0)钳位到大约功率轨电压VDD。

为了确保上拉电路418不干扰读取操作，上拉PFET堆叠422中的第一上拉PFET包括被配置为接收写入时钟信号bclk_wr的栅极，并且上拉PFET堆叠424中的第一上拉PFET包括被配置为接收写入时钟信号bclk_wr的栅极。由于写入时钟信号bclk_wr在写入操作期间为低，否则为高，因此上拉PFET堆叠422、424不能干扰读取操作。此外，上拉PFET堆叠422中的第二上拉PFET包括被配置为接收全局写入数据信号gdin的栅极，并且上拉PFET堆叠424中的第二上拉PFET包括被配置为接收互补全局写入数据信号gdin_n的栅极。因此，上拉电路418被配置为选择和钳位非零位线。

如图4所示，感测放大器输入线(sil、silb)均通过多路复用器404耦合到一对位线(BL0、BLB0)中的不同位线。由于上拉PFET堆叠422耦合到感测放大器输入线sil，并且上拉PFET堆叠424耦合到感测放大器输入线silb，因此上拉电路418被配置为通过选择感测放大器输入线(sil、silb)中的耦合到非零位线的感测放大器输入线，来选择一对位线(BL0、BLB0)中的哪个位线是非零位线。此外，上拉电路418被配置为通过将所选择的感测放大器输入线上拉到大约功率轨电压VDD来将非零位线通过多路复用器404钳位到大约功率轨电压VDD。在由图5给出的示例中，上拉PFET堆叠424被接通，并且因此上拉电路418选择感测放大器输入线silb并且上拉所选择的感测放大器输入线silb，以将非零位线(BLB0)钳位到大约功率轨电压VDD。

为了防止在写入操作期间的错误读取操作，隔离晶体管416均耦合到感测放大器输入线(sil、silb)中的不同感测放大器输入线。如图4所示，上拉电路418耦合在隔离晶体管416与多路复用器404之间。为了控制隔离晶体管416，NAND门412被配置为在写入操作期间关断隔离晶体管416、并且在读取操作期间接通隔离晶体管416。隔离晶体管416是隔离PFET。NAND门412被配置为在写入操作期间上拉隔离PFET 416的栅极中的每个栅极，从而关断隔离PFET 416。此外，NAND门412被配置为在读取操作期间下拉栅极中的每个栅极，从而接通隔离PFET中的每个隔离PFET。更具体地，NAND门412包括输出，该输出耦合到隔离PFET的栅极中的每个栅极，并且其中NAND门412被配置为执行在写入时钟信号bckl_wr与感测使能信号sen_global之间的NAND运算，从而在输出处生成控制电压iso，该控制电压iso在写入操作期间上拉隔离PFET的栅极中的每个栅极，并且在读取操作期间下拉栅极中的每个栅极。

再次参考图1和图4，图4所示的存储器电路系统402提供了一种用于在存储器104中执行写入操作的装置。更具体地，存储器电路系统402提供了：用于在写入操作期间用多路复用器404来选择耦合到存储器单元102(图1所示)的一对位线BL0、BLB0的部件；接收读取选择信号rm0的读取选择线rsl0；以及接收写入选择信号wm0的写入选择线ws10。因此，用于在写入操作期间选择一对位线(BL0、BLB0)的部件包括一对写入通路晶体管(一对写入通路NFET wp0、wpb0)和一对读取通路晶体管(一对读取通路PFET rp0、rpb0)。一对写入通路晶体管(一对写入通路NFET wp0、wpb0)均耦合到一对位线(BL0、BLB0)中的不同位线，并且一对读取通路晶体管(一对读取通路PFET rp0，rpb0)均耦合到一对位线(BL0、BLB0)中的不同位线。在图4中，接收读取选择信号rm0的读取选择线rsl0被配置为接通一对写入通路晶体管(rp0、rpb0)，并且更具体地，被配置为接通一对读取通路PFET rp0、rpb0。接收写入选择信号wm0的写入选择线wsl0被配置为接通一对写入通路晶体管(wp0、wpb0)，并且更具体地，被配置为接通一对写入通路NFET wp0、wpb0。

上拉电路422中的上拉PFET堆叠422的栅极、以及上拉PFET堆叠424的栅极提供了用于在写入操作期间选择一对位线(BL0、BLB0)中的哪个位线是非零位线的部件。更具体地，上拉PFET堆叠422中的顶部PFET的栅极和上拉PFET堆叠424中的顶部PFET的栅极均接收写入时钟信号，从而确保上拉PFET堆叠422和上拉PFET堆叠424仅可以在写入操作期间被接通。此外，第一上拉PFET堆叠422中的底部PFET的栅极接收全局写入数据信号gdin，并且第二上拉PFET堆叠424中的底部PFET的栅极接收互补全局写入数据信号gdin_n。因此，当全局写入数据信号gdin处于“逻辑0”时，非零位线是位线BL0。因此，上拉电路418在写入操作期间接通上拉PFET堆叠422。另一方面，当全局写入数据信号gdin_n处于“逻辑0”时，非零位线是位线BLB0。因此，上拉电路418接通上拉PFET堆叠424。在图5中给出的示例中，位线BLB0被驱动朝向功率轨电压VDD，并且因此位线BLB0是非零位线。此外，位线BL0被驱动朝向0V的接地轨电压GND，并且因此图5中的位线BL0是零位线。因此，上拉电路418接通上拉PFET堆叠424。

再次具体参考图4，注意，上拉PFET堆叠422耦合到感测放大器输入线sil，并且上拉PFET堆叠424耦合到感测放大器输入线silb。因此，上拉电路418中的上拉PFET堆叠422的栅极、以及上拉PFET堆叠424的栅极也被配置为选择感测放大器输入线(Sil，Silb)中的耦合到非零位线的感测放大器输入线。另外，感测放大器输入线sil耦合到读取通路PFET rp0的漏极，并且感测放大器输入线silb耦合到读取通路PFET rpb0的漏极。因此，上拉电路418中的第一上拉PFET堆叠422的栅极和第二上拉PFET堆叠424的栅极也被配置为选择一对读取通路晶体管中的耦合到非零位线的读取通路晶体管(读取通路PFET rp0、rpb0中的一项)。在图5中，感测放大器输入线silb和读取通路PFET rpb0被选择为耦合到非零位线(BLB0)。

再次参考图4，上拉电路418提供了用于将非零位线(即，在写入操作期间位线BL0、BLB0中的被驱动到“逻辑1”的任一位线)通过用于选择耦合到存储器单元102的一对位线(BL0、BLB0)的部件而钳位到大约功率轨电压VDD的部件。再次，多路复用器404提供了用于选择耦合到存储器单元102的一对位线(BL0、BLB0)的部件的至少一部分。如上所述，上拉PFET堆叠422和上拉PFET堆叠424均耦合到感测放大器输入线(sil、silb)中的不同感测放大器输入线，并且感测放大器输入线(sil、silb)均耦合到读取通路PFET(rp0、rpb0)的漏极中的不同漏极。因此，上拉PFET堆叠422和上拉PFET堆叠424被配置为将所选择的感测放大器输入线sil、silb(即，耦合到非零位线的感测放大器输入线sil、silb)上拉到大约功率轨电压VDD。另外，上拉电路418提供了用于通过一对读取通路晶体管rp0、rpb0中的所选择的读取通路晶体管的漏极，来将非零位线钳位到大约功率轨电压VDD的部件。在图5中，因为感测放大器输入线silb和读取通路PFET rpb0的漏极耦合到非零位线(在图5的示例中的BLB0)，感测放大器输入线silb和读取通路PFET rpb0的漏极通过上拉PFET堆叠424被上拉到大约功率轨电压VDD。

此外，上拉电路418被配置为通过一对读取通路PFET rp0、rpb0中的耦合到非零位线的读取通路PFET的漏极，来将非零位线充电到大约功率轨电压VDD。关于图5，上拉PFET堆叠424被接通并且通过被耦合到作为非零位线的位线BLB0的读取通路PFET rbp0的漏极，来将非零位线(BLB0)充电到大约功率轨电压VDD。

隔离晶体管416耦合到存储器电路系统402中的感测放大器线(sil、silb)。NAND门412提供了用于在写入操作期间关断隔离晶体管416、以及在读取操作期间接通隔离晶体管416的部件。在图4所示的实现中，隔离晶体管416的栅极从NAND门412接收控制电压iso。NAND门412的输入被配置为接收写入时钟信号bclk_wr，并且NAND门412的另一输入被配置为接收全局感测使能信号sen_global。通过对写入时钟信号bclk_wr和全局感测使能信号sen_global执行NAND运算，控制电压iso在写入操作期间关断隔离晶体管416、并且在读取操作期间接通隔离晶体管416。因此，错误读取操作通过存储器电路系统402而被避免。

由于上拉电路418将非零位线(例如，图5中的BLB0)的电压钳位在大约VDD的功率轨电压，所以在写入操作期间的位线BL0、BLB0之间的电压差比在写入操作期间允许非零位线的电压下降的情况大的多。因此，写入驱动器406中的升压电容可以较小和较低，该升压电容提供负升压电压NBV(以翻转存储器单元102的比特q、qb的逻辑状态并且完成写入操作)。因此，较少的面积和功率由写入驱动器406中的升压电容所消耗。而且，由于升压电容较低，因此需要较少的时间来将存储器单元102的输出存储节点118、120驱动到接地轨电压GND和功率轨电压VDD，并且因此较快速的写入操作也可以由图4所示的存储器电路系统402来提供。

提供先前描述以使得本领域任何技术人员能够实践本文中描述的各个方面。对这些方面的各种修改对于本领域技术人员将是显而易见的，并且本文中定义的一般原理可以应用于其他方面。因此，权利要求书并非旨在限于本文中示出的各方面，而是应当被赋予与权利要求书字面相一致的完整范围，其中除非明确指出，否则以单数形式提及要素并不旨在意指“一个且仅一个”，而是表示“一个或多个”。词语“示例性”在本文中用来表示“用作示例、实例或说明”。本文中被描述为“示例性”的任何方面不一定被解释为比其他方面优选或有利。除非另有明确说明，否则术语“一些”是指一个或多个。诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”以及“A、B、C或其任何组合”等组合包括A、B和/或C的任何组合，并且可以包括多个A、多个B或多个C。具体地，诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”以及“A、B、C或其任何组合”等组合可以是仅A、仅B、仅C、A和B、A和C、B和C、或A和B和C，其中任何这样的组合可以包含A、B或C中的一个或多个成员。本领域普通技术人员已知或以后将知道的贯穿本公开进行描述的各个方面的要素的所有结构和功能等同物通过引用明确地并入本文，并且旨在被权利要求所涵盖。此外，本文中公开的任何内容均不旨在捐献给公众，无论这样的公开在权利要求书中是否明确记载。词语“模块”、“机制”、“要素”、“设备”等可以不是词语“手段”的替代词。这样，除非权利要求要素明确地使用短语“用于……的手段”哎叙述，否则任何权利要求要素均不应当被解读为手段加功能。

Claims (33)

1.一种装置，包括：

存储器单元；

一对位线，被耦合到所述存储器单元；

多路复用器，被配置为在写入操作期间选择被耦合到所述存储器单元的所述一对位线；以及

上拉电路，被耦合到所述多路复用器，其中所述上拉电路被配置为在所述写入操作期间选择所述一对位线中的哪个位线是非零位线，并且被配置为将所述非零位线通过所述多路复用器钳位到大约功率轨电压。

2.根据权利要求1所述的装置，其中所述多路复用器包括一对读取通路晶体管和一对写入通路晶体管，所述一对读取通路晶体管均被耦合到所述一对位线中的不同位线，所述一对写入通路晶体管均被耦合到所述一对位线中的不同位线，其中所述多路复用器被配置为通过接通所述一对写入通路晶体管、并且接通所述一对读取通路晶体管，来在所述写入操作期间选择所述一对位线。

3.根据权利要求2所述的装置，其中所述上拉电路被耦合到所述一对读取通路晶体管，其中所述上拉电路被配置为：

通过选择所述一对读取通路晶体管中的被耦合到所述非零位线的一个读取通路晶体管，来选择所述一对位线中的哪个位线是所述非零位线；以及

通过所述一对读取通路晶体管中的所选择的所述读取通路晶体管，将所述非零位线钳位到大约所述功率轨电压。

4.根据权利要求1所述的装置，还包括写入选择线和读取选择线，其中：

所述多路复用器包括一对写入通路n沟道场效应晶体管(NFET)和一对读取通路p沟道场效应晶体管(PFET)；

所述写入选择线被配置为当所述一对位线被选择用于所述写入操作时被断言；

所述读取选择线被配置为当所述一对位线被选择用于所述写入操作时被解断言；

所述一对写入通路NFET的第一栅极被耦合到所述写入选择线，使得当所述写入选择线被断言时所述一对写入通路NFET被接通；以及

所述一对读取通路PFET的第二栅极被耦合到所述读取选择线，使得当所述读取选择线被解断言时所述一对读取通路PFET被接通。

5.根据权利要求4所述的装置，其中所述上拉电路包括第一上拉晶体管堆叠和第二上拉晶体管堆叠，所述第一上拉晶体管堆叠被耦合到所述一对读取通路PFET中的一个读取通路PFET的漏极，并且所述第二上拉晶体管堆叠被耦合到所述一对读取通路PFET中的另一读取通路PFET的漏极，其中所述上拉电路被配置为：

通过接通所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的一项，来选择所述一对位线中的哪个位线是所述非零位线，所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的所述一项被耦合到所述一对读取通路PFET中的被耦合到所述非零位线的读取通路PFET的漏极；以及

通过利用所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的被接通的所述一项将所述非零位线充电到大约所述功率轨电压，来将所述非零位线钳位到大约所述功率轨电压。

6.根据权利要求5所述的装置，其中所述第一上拉晶体管堆叠包括第一上拉PFET堆叠，并且所述第二上拉晶体管堆叠包括第二上拉PFET堆叠，并且其中：

所述第一上拉PFET堆叠中的第一上拉PFET包括被配置为接收写入时钟信号的栅极；

所述第一上拉PFET堆叠中的第二上拉PFET包括被配置为接收全局写入数据信号的栅极；

所述第二上拉PFET堆叠中的第一上拉PFET包括被配置为接收所述写入时钟信号的栅极；以及

所述第二上拉PFET堆叠中的第二上拉PFET包括被配置为接收互补全局写入数据信号的栅极。

7.根据权利要求1所述的装置，还包括感测放大器输入线，所述感测放大器输入线均通过所述多路复用器而被耦合到所述一对位线中的不同位线，所述上拉电路被配置为通过选择所述感测放大器输入线中的被耦合到所述非零位线的感测放大器输入线，来选择所述一对位线中的哪个位线是所述非零位线。

8.根据权利要求7所述的装置，其中所述上拉电路被配置为通过将所选择的所述感测放大器输入线上拉到大约所述功率轨电压，来将所述非零位线通过所述多路复用器钳位到大约所述功率轨电压。

9.根据权利要求1所述的装置，还包括：

感测放大器输入线，所述感测放大器输入线均通过所述多路复用器被耦合到所述一对位线中的不同位线；

隔离晶体管，所述隔离晶体管均被耦合到所述感测放大器输入线中的不同感测放大器输入线，其中所述上拉电路被耦合在所述隔离晶体管与所述多路复用器之间；以及

NAND门，被配置为在所述写入操作期间关断所述隔离晶体管、并且在读取操作期间接通所述隔离晶体管。

10.根据权利要求9所述的装置，其中所述隔离晶体管包括具有栅极的隔离p沟道场效应晶体管(PFET)，其中所述NAND门被配置为在所述写入操作期间上拉所述栅极中的每个栅极，从而关断所述隔离PFET，并且被配置为在所述读取操作期间下拉所述栅极中的每个栅极，从而接通所述隔离PFET中的每个隔离PFET。

11.根据权利要求10所述的装置，其中所述NAND门包括输出，所述输出被耦合到所述隔离PFET的所述栅极中的每个栅极，并且其中所述NAND门被配置为执行在写入时钟信号与感测使能信号之间的NAND运算，从而在所述输出处生成控制电压，所述控制电压在所述写入操作期间上拉所述栅极中的每个栅极、并且在所述读取操作期间下拉所述栅极中的每个栅极。

12.根据权利要求1所述的装置，还包括：

移动电话、个人数字助理(PDA)、物联网设备、台式计算机、膝上型计算机、掌上型计算机、平板计算机、工作站、游戏控制台、媒体播放器、基于计算机的模拟器、和用于膝上型计算机的无线通信附件中的一项，其包含所述存储器单元、所述一对位线、所述多路复用器和所述上拉电路。

13.一种在存储器中执行写入操作的方法，包括：

在所述写入操作期间选择通过多路复用器被耦合到存储器单元的一对位线；

在所述写入操作期间选择所述一对位线中的哪个位线是非零位线；以及

将所述非零位线通过所述多路复用器钳位到大约功率轨电压。

14.根据权利要求13所述的方法，其中在所述写入操作期间选择所述一对位线包括：

接通所述多路复用器中的一对写入通路晶体管，其中所述一对写入通路晶体管均被耦合到所述一对位线中的不同位线；以及

接通所述多路复用器中的一对读取通路晶体管，其中所述一对读取通路晶体管均被耦合到所述一对位线中的不同位线。

15.根据权利要求14所述的方法，其中：

选择所述一对位线中的哪个位线是所述非零位线包括：选择所述一对读取通路晶体管中的被耦合到所述非零位线的读取通路晶体管；以及

将所述非零位线钳位到大约所述功率轨电压是通过所述一对读取通路晶体管中的所选择的所述读取通路晶体管。

16.根据权利要求13所述的方法，其中所述多路复用器包括一对写入通路n沟道场效应晶体管(NFET)和一对读取通路p沟道场效应晶体管(PFET)，所述一对写入通路NFET的第一栅极被耦合到写入选择线，并且所述一对读取通路PFET的第二栅极被耦合到读取选择线，并且其中在所述写入操作期间选择通过所述多路复用器被耦合到所述存储器单元的所述一对位线包括：

通过断言所述写入选择线来接通所述一对写入通路NFET；以及

通过解断言所述读取选择线来接通所述一对读取通路PFET。

17.根据权利要求16所述的方法，其中第一上拉晶体管堆叠被耦合到所述一对读取通路PFET中的一个读取通路PFET的漏极，并且第二上拉晶体管堆叠被耦合到所述一对读取通路PFET中的另一读取通路PFET的漏极，并且其中：

选择所述一对位线中的哪个位线是所述非零位线包括：接通所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的一项，所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的所述一项被耦合到所述一对读取通路PFET中的被耦合到所述非零位线的读取通路PFET的漏极；以及

将所述非零位线钳位到大约所述功率轨电压包括：利用所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的被接通的所述一项，将所述非零位线充电到大约所述功率轨电压。

18.根据权利要求17所述的方法，其中所述第一上拉晶体管堆叠包括第一上拉PFET堆叠，并且所述第二上拉晶体管堆叠包括第二上拉PFET堆叠，并且其中选择所述一对位线中的哪个位线是所述非零位线包括：

在所述第一上拉PFET堆叠中的第一上拉PFET的栅极处接收写入时钟信号；

在所述第一上拉PFET堆叠中的第二上拉PFET的栅极处接收全局写入数据信号；

在所述第二上拉PFET堆叠中的第一上拉PFET的栅极处接收所述写入时钟信号；以及

在所述第二上拉PFET堆叠中的第二上拉PFET的栅极处接收互补全局写入数据信号。

19.根据权利要求13所述的方法，其中感测放大器输入线均通过所述多路复用器被耦合到所述一对位线中的不同位线，并且其中选择所述一对位线中的哪个位线是所述非零位线包括：选择所述感测放大器输入线中的被耦合到所述非零位线的感测放大器输入线。

20.根据权利要求19所述的方法，其中将所述非零位线通过所述多路复用器钳位到大约所述功率轨电压包括：将所选择的所述感测放大器输入线上拉到大约所述功率轨电压。

21.根据权利要求13所述的方法，其中感测放大器输入线均通过所述多路复用器被耦合到所述一对位线中的不同位线，并且隔离晶体管均被耦合到所述感测放大器输入线中的不同感测放大器输入线，其中所述方法还包括：在所述写入操作期间利用NAND门关断所述隔离晶体管，以及在读取操作期间利用所述NAND门接通所述隔离晶体管。

22.根据权利要求21所述的方法，其中所述隔离晶体管包括具有栅极的隔离p沟道场效应晶体管(PFET)，其中：

在所述写入操作期间利用所述NAND门关断所述隔离晶体管包括：利用所述NAND门上拉所述栅极中的每个栅极，从而关断所述隔离PFET；以及

在所述读取操作期间利用所述NAND门接通所述隔离晶体管包括：在所述读取操作期间下拉所述栅极中的每个栅极，从而接通所述隔离PFET中的每个隔离PFET。

23.根据权利要求22所述的方法，其中所述NAND门包括输出，所述输出被耦合到所述隔离PFET的所述栅极中的每个栅极，其中在所述写入操作期间上拉所述栅极中的每个栅极、以及在所述读取操作期间下拉所述栅极中的每个栅极包括：利用所述NAND门执行在写入时钟信号与感测使能信号之间的NAND运算，从而在所述NAND门的所述输出处生成控制电压。

24.一种用于在存储器中执行写入操作的装置，包括：

存储器单元；

一对位线，被耦合到所述存储器单元；

一对写入通路晶体管和一对读取通路晶体管，所述一对写入通路晶体管均被耦合到所述一对位线中的不同位线，所述一对读取通路晶体管均被耦合到所述一对位线中的不同位线，其中在写入操作中，所述一对写入通路晶体管和所述一对读取通路晶体管被配置为被耦合到所述一对位线，而在读取操作中，仅所述一对通路晶体管被配置为被耦合到所述一对位线。

25.根据权利要求24所述的装置，还包括上拉电路，所述上拉电路被耦合到所述一对读取通路晶体管，其中所述上拉电路被配置为在所述写入操作期间选择所述一对读取通路晶体管中的被耦合到所述一对位线中的非零位线的读取通路晶体管、并且被配置为将所述非零位线通过所述一对读取通路晶体管中的所述读取通路晶体管而钳位到大约功率轨电压。

26.根据权利要求24所述的装置，还包括写入选择线和读取选择线，其中：

所述一对写入通路晶体管是一对写入通路n沟道场效应晶体管(NFET)，并且所述一对读取通路晶体管是一对读取通路p沟道场效应晶体管(PFET)；

所述写入选择线被配置为当所述一对位线被选择用于所述写入操作时被断言；

所述读取选择线被配置为当所述一对位线被选择用于所述写入操作时被解断言；

所述一对写入通路NFET的第一栅极被耦合到所述写入选择线，使得当所述写入选择线被断言时所述一对写入通路NFET被接通；以及

所述一对读取通路PFET的第二栅极被耦合到所述读取选择线，使得当所述读取选择线被解断言时所述一对读取通路PFET被接通。

27.根据权利要求26所述的装置，还包括第一上拉晶体管堆叠和第二上拉晶体管堆叠，所述第一上拉晶体管堆叠被耦合到所述一对读取通路PFET中的一个读取通路PFET的漏极，并且所述第二上拉晶体管堆叠被耦合到所述一对读取通路PFET中的另一读取通路PFET的漏极，其中所述上拉电路被配置为：

在所述写入操作期间接通所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的一项，所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的所述一项被耦合到所述一对读取通路PFET中的被耦合到所述一对位线中的非零位线的读取通路PFET的漏极；以及

通过利用所述第一上拉晶体管堆叠或所述第二上拉晶体管堆叠中的被接通的所述一项将所述非零位线充电到大约所述功率轨电压，来将所述非零位线钳位到大约所述功率轨电压。

28.根据权利要求27所述的装置，其中所述第一上拉晶体管堆叠包括第一上拉PFET堆叠，并且所述第二上拉晶体管堆叠包括第二上拉PFET堆叠，并且其中：

所述第一上拉PFET堆叠中的第一上拉PFET包括被配置为接收写入时钟信号的栅极；

所述第一上拉PFET堆叠中的第二上拉PFET包括被配置为接收全局写入数据信号的栅极；

所述第二上拉PFET堆叠中的第一上拉PFET包括被配置为接收所述写入时钟信号的栅极；以及

所述第二上拉PFET堆叠中的第二上拉PFET包括被配置为接收互补全局写入数据信号的栅极。

29.根据权利要求24所述的装置，还包括：

感测放大器输入线，所述感测放大器输入线均被耦合到所述一对读取通路晶体管中的不同读取通路晶体管；

上拉电路，被配置为在所述写入操作期间选择所述感测放大器输入线中的被耦合到所述一对读取通路晶体管中的一个读取通路晶体管的感测放大器输入线，所述一对读取通路晶体管中的所述一个读取通路晶体管被耦合到所述一对位线中的非零位线，并且所述上拉电路被配置为通过将所选择的所述感测放大器输入线上拉到大约所述功率轨电压，来将所述非零位线钳位到大约所述功率轨电压。

30.根据权利要求29所述的装置，还包括：

隔离晶体管，所述隔离晶体管均被耦合到所述感测放大器输入线中的不同感测放大器输入线，其中所述上拉电路被耦合在所述隔离晶体管与所述一对读取通路晶体管之间；以及

NAND门，被配置为在所述写入操作期间关断所述隔离晶体管、并且在所述读取操作期间接通所述隔离晶体管。

31.根据权利要求30所述的装置，其中所述隔离晶体管包括具有栅极的隔离p沟道场效应晶体管(PFET)，其中所述NAND门被配置为在所述写入操作期间上拉所述栅极中的每个栅极从而关断所述隔离PFET，并且被配置为在所述读取操作期间下拉所述栅极中的每个栅极从而接通所述隔离PFET中的每个隔离PFET。

32.根据权利要求31所述的装置，其中所述NAND门包括输出，所述输出被耦合到所述隔离PFET的所述栅极中的每个栅极，并且其中所述NAND门被配置为执行在写入时钟信号与感测使能信号之间的NAND运算，从而在所述输出处生成控制电压，所述控制电压在所述写入操作期间上拉所述栅极中的每个栅极、并且在所述读取操作期间下拉所述栅极中的每个栅极。

33.根据权利要求24所述的装置，还包括：

移动电话、个人数字助理(PDA)、物联网设备、台式计算机、膝上型计算机、掌上型计算机、平板计算机、工作站、游戏控制台、媒体播放器、基于计算机的模拟器、和用于膝上型计算机的无线通信附件中的一项，其包含所述存储器单元、所述一对位线、所述多路复用器和所述上拉电路。

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