CN102656639A - 通过使用感测放大器作为写驱动器的减小面积的存储器阵列 - Google Patents

通过使用感测放大器作为写驱动器的减小面积的存储器阵列 Download PDF

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Abstract

公开了用于减小实现存储器阵列(诸如SRAM阵列)所需面积的技术。该技术例如可实施在包含感测放大器的存储器阵列设计中，其中感测放大器配置成在用于从存储单元中读出的读模式和用于写到存储单元的写模式操作。此外，公共列多路复用器可用于读功能和写功能(与具有用于读和写的单独多路复用器相反)。

Description

通过使用感测放大器作为写驱动器的减小面积的存储器阵列
技术领域
本公开涉及集成电路存储器装置，并且更具体地说，涉及存储器阵列的面积减小技术。
背景技术
众所周知，半导体存储器(诸如静态随机存取存储器(SRAM))通常组织成行和列的阵列。一般而言，行和列的交点得到存储元件或所谓的位单元。每个位单元能够存储数据的二进制位。为了向单元的行或列写数据并从中读数据，给单元的每行或每列都分配地址。在作为地址解码器的输入呈现的二进制编码地址中提供了对该地址的访问，地址解码器选择行或列进行写操作或读操作。
典型的SRAM位单元由6到10个晶体管组成。每个位单元通常具有一个字线和两个位线以便访问位单元。SRAM的输入/输出(I/O)电路系统允许对位单元进行读访问/写访问，并且一般而言包含读和写列多路复用器、位线预充电器、感测放大器和写驱动器。读和写列多路复用器允许分别通过多列位单元共享感测放大器和写驱动器。位线预充电器用于给存储器阵列的位线预充电。在读访问期间，感测放大器检测附连到同一位单元的两个位线之间的信号差异以区分逻辑高状态与逻辑低状态。在写访问期间，写驱动器将期望的逻辑状态发送到位单元中，由此允许向那个单元写逻辑0或逻辑1。
附图说明
图1是根据本发明实施例配置有已减小面积的示例存储器阵列的框图。
图2a是示出具有I/O电路系统的示例存储器阵列的示意图，该I/O电路系统配置有感测放大器(用于读操作)、写驱动器(用于写操作)和单独的列多路复用器(用于读操作和写操作)。
图2b示出了在写-读-写情况期间图2a的示例存储器阵列的信号定时。
图3a是示出根据本发明实施例具有I/O电路系统的示例存储器阵列的示意图，该I/O电路系统配置有感测放大器(用于在读操作期间进行感测并用于在写操作期间进行写)以及列多路复用器(用于读操作和写操作)。
图3b示出了在写-读-写情况期间图3a的示例存储器阵列的信号定时。
图4例证了具有根据本发明实施例配置的一个或多个存储器阵列的系统。
具体实施方式
公开了用于减小实现存储器阵列(诸如SRAM阵列)所需面积的技术。这些技术例如可实施在SRAM阵列或子阵列中，以除去写驱动器并减小重复列多路复用器的数量，由此改进阵列的面积效率。
一般概述
如前面所说明的，某些存储器类型(诸如SRAM阵列)的I/O电路系统包含读/写列多路复用器、位线预充电器、感测放大器和写驱动器。简言之，这个I/O电路系统占用了大量空间，并有效地限制了阵列能多么小。当阵列由多个子阵列组成时，这个问题加剧，每个子阵列具有专用I/O电路系统或至少部分I/O电路系统。
由此，并根据本发明的一实施例，提供了允许I/O电路系统的感测放大器被用作写驱动器从而允许除去写驱动器电路系统的存储器阵列设计。此外，不再需要单独的写列多路复用器和读列多路复用器。而是，对于读功能和写功能，可使用单个多路复用器。例如，可使用读多路复用器或写多路复用器，从而允许除去另一个多路复用器。在一个此类情况下，写多路复用器保持，并且读多路复用器除去。
该技术例如可实施在分立存储器装置(例如SRAM芯片)、集成系统设计(例如有目的构建的硅(purpose-built silicon))或片上存储器(例如具有片上高速缓存的微处理器)中。不同于SRAM的存储器类型同样能受益于本文提供的技术，正如根据本公开将认识到的那样。例如，根据本发明的实施例，可可配置具有包含单独写驱动器和感测放大器组件的I/O电路系统的任何存储器阵列设计。
存储器阵列
图1是根据本发明实施例配置有已减小面积的示例存储器阵列的框图。
可看到，这个示例实施例实际上是能重复若干次以构成总存储器阵列的子阵列。例如，总存储器阵列可以是包含如图所示配置的64 16K字节子阵列的1M字节高速缓存(或处理器的其它片上存储器)。根据所探讨应用的具体情况，可使用任何数量的适当阵列和子阵列尺寸。另外注意，总阵列可以是单个子阵列。
将认识到的是，子阵列的物理布局也可以改变。在这个示例实施例中，每个子阵列被有效地分成顶部区段和底部区段。每个区段都包含SRAM单元的两个象限，其中顶部区段包含象限I和II，并且底部区段包含象限III和IV。SRAM单元配置在片(slice)/列中。如进一步可看到的，这个示例配置的每片包含8列SRAM单元。每象限的片数量可以改变，并且在一个示例配置中，在每象限8片到18片之间。类似地，一个象限的每列的SRAM单元数量可以改变，并且在一个示例实施例中在64直到512之间。在一个特定情况下，每象限有16片，并且一个象限的每列有256个SRAM单元。
在每片中心的是I/O电路系统，其包含列多路复用器、位线预充电器和感测放大器。注意，在子阵列的I/O电路系统中不包含分立的写驱动器；而是，使用感测放大器执行写驱动器功能性，将依次对此进行描述。另外注意，没有单独的读列多路复用器和写列多路复用器；而是，(在此示例布局配置中，每片)存在用于读和写的一个列多路复用器。在子阵列中心的是解码器和定时器。
根据本公开将明白，这里可使用许多存储单元类型和阵列布局架构，并且要求权利的发明不打算局限于任何具体一个。其它存储器阵列布局例如可具有存储单元的单个阵列，具有服务整个阵列的单个解码器和I/O电路系统(代替具有顶部区段和底部区段的基于象限的布局)。取决于目标应用和期望性能(例如读/写速度、读与写平衡，诸如读发生80%的时间而写仅发生20%的时间的情况等等)，存储器阵列类型例如可以是SRAM或闪存，并且可以是易失性、非易失性以及可擦除/可重新编程的。
一般而言，每个SRAM单元都能够存储一位信息，并且设置成逻辑高状态或者设置成逻辑低状态。可使用任何数量的典型SRAM配置，如常规所做的那样来实现每个SRAM单元。例如，SRAM单元可配置为6-T SRAM单元、8-T SRAM单元、10-T SRAM单元，或配置有每位期望的任何数量的晶体管。同样，SRAM单元可配置有单个R/W端口，或配置有单独的读端口和写端口。在其它实施例中，注意，存储单元可配置有其它存储单元技术，诸如闪存(例如NAND或NOR闪存)，或由单独感测放大器(用于从存储单元中读出)和写驱动器(用于写到存储单元)访问的其它存储单元，和/或可使用单独的列多路复用器电路进行写操作和读操作。
在这个示例阵列布局配置中，解码器夹在SRAM单元的象限之间，并且包含最终解码器和字线驱动器，它们可如常规所做的那样实现。存在用于子阵列的顶部区段的解码器和用于子阵列的底部区段的解码器。对于每个读访问或写访问，向子阵列提供地址。一般而言，解码器配置成对地址进行解码，并在存储器阵列的每次读访问或写访问期间接通所选的SRAM项(SRAM entry)(或行)。在一个特定配置中，地址被对应的解码器解码成地址字线信号和列选择信号。地址字线信号标识子阵列中的具体行，并且列选择信号标识子阵列的具体列。(I/O电路系统的)列多路复用器接收列选择信号并接通对应列用于读或写。解码器有效地解除选择与读/写访问操作不相关的行和列。
定时器包含用于为要运作的子阵列生成各种时钟信号(包括预充电时钟/控制信号)的电路系统。可使用任何数量的适当定时器配置、如通常所做的那样实现定时器。如将认识到的那样，定时器配置将从一个阵列到下一个阵列有所改变，这是因为它是特别基于具体阵列的定时规范设计的。一般而言，定时器通常包含逻辑门以从全局时钟中导出阵列时钟，并确保那些不同阵列时钟之间的定时关系使子阵列正确运作。在一些实施例中，定时器可包含位线浮动电路系统以通过允许位线浮动来除去或否则减小与预充电位线相关联的功率泄露，从而实现节能。也可使用其它节能技术(例如当阵列不被访问时I/O电路系统的休眠模式或当永久禁用子阵列用于产出恢复(yield recovery)时的切断模式)。
可使用列多路复用器(或MUX)通过允许多列存储单元共享感测放大器来改进阵列效率。例如对于每片(8列)可存在一列多路复用器，从而提供8:1(列：多路复用器)共享比。其它配置可对于整个阵列具有单列多路复用器。在任何此类情况下，在每次读访问或写访问期间，列多路复用器将接通所选列进行读或写，并解除选择与那个多路复用器相关联的其它列。在没有列多路复用器的其它实施例中，可能没有专用感测放大器用于阵列的每列。
当没有读访问或写访问时，位线预充电器用于将存储器阵列的局部位线预充电到例如Vcc(或其它适当电压电平)。它们通常用p型金属氧化物半导体场效应晶体管(PMOS FET)实现。在每次读操作期间，当从位线读逻辑0时，目标位线被放电，或者当从位线读逻辑1时，目标位线停留在Vcc。由于局部位线的加载，位线可缓慢放电。在常规读操作期间，可使用感测放大器检测附连到同一SRAM单元的两个位线之间的小信号差异，从而区分逻辑高状态或逻辑低状态。在常规写操作期间，使用写驱动器将期望的逻辑状态发送到SRAM单元中，由此允许向那个单元写逻辑0或逻辑1。然而，想起，在本发明的这个示例实施例中，没有分立的写驱动器；而是，使用感测放大器作为感测放大器(在读操作期间)和写驱动器(在写操作期间)。
将参考图2a-2b和3a-3b提供相对于列多路复用器、位线预充电器和感测放大器的附加细节。根据本公开将认识到，对于本发明的实施例可使用I/O电路系统的许多配置。
单独的感测放大器和写驱动器
图2a是示出具有I/O电路系统的示例存储器阵列的示意图，该I/O电路系统配置有感测放大器(Sense Amp)(用于读操作)、写驱动器(Wdriver)(用于写操作)和单独的列多路复用器(用于读操作和写操作)(分别是读列Mux和写列Mux)。在这个具体示例中，示出了子阵列的一片，但将认识到，类似地可耦合子阵列(或总阵列)的其它片或部分。
为了这个讨论的目的，例如假设对于每片总共8列，i=0并且N=7。而且，注意，仅示出列0的一个SRAM单元，但是将认识到，存储器阵列的列通常与多个SRAM单元相关联。可看到，列0的SRAM单元及其位线预充电电路连接到对应的真位线BL[0]和互补位线BL#[0]。同样，列1-7的每一个SRAM单元及其相应位线预充电电路都类似地分别连接到对应的真位线BL[1]到BL[7]和互补位线BL#[1]到BL#[7]。然后按顺序(例如从0到7或其它适当次序)将列多路复用到感测放大器(用于读操作)或写驱动器(用于写操作)。
读列多路复用器在这个示例情况下用PMOS FET(每列两个，用于真位线和互补位线)实现，其对于Vcc预充电位线配置是公共的。读列多路复用器的每个PMOS FET都响应于RD-Col-sel控制信号(在这个示例情况下或者是其互补RD-Col-sel#，其与PMOS配合良好)，RD-Col-sel控制信号由解码器生成。当由RD-Col-sel#接通时，读列多路复用器的对应PMOS FET将所选位线连接到与那个列相关联的感测放大器。例如，当选择列0时，差分位线BL[0]/BL#[0]连接到感测放大器的差分位线输入端Bitdata和Bitdata#。在这个示例情况下用PMOS FET实现并由SApch#控制信号控制的感测放大器预充电电路连接到Bitdata和Bitdata#以在感测之前给感测放大器位线输入端预充电。感测放大器驱动器电路然后通过RDdata/RDdata#发送出所读的数据。
正如参考图2a可进一步看到的那样，位线还通过写列多路复用器连接到写驱动器和低产出分析(low yield analysis，LYA)电路。写列多路复用器在这个示例实施例中用互补金属氧化物半导体(CMOS)传输门实现，其中每一个都响应于控制信号WR-Col-sel及其互补WR-Col-sel#。当由差分控制信号WR-Col-sel接通时，写列多路复用器的对应CMOS传输门将所选位线连接到与那个列相关联的写驱动器。例如，当选择列0时，差分位线BL[0]/BL#[0]连接到写驱动器的差分输出端，使得数据Din(逻辑1或0)可由写驱动器转换成差分信号，并驱动到差分位线BL[0]/BL#[0]上，并且最终被写到所选的SRAM单元。
LYA特征用于通过外部LYA盘连接到SRAM单元，以便测试/分析存储器阵列。当LYA被使能(LYAen是逻辑1并且LYAen#是逻辑0)时，发出写指令以打开写列多路复用器(经由WR-Col-sel)，并且LYAen差分控制信号有效地禁用写驱动器(例如通过将写驱动器置于三态模式)。注意，LYAen是差分信号，但仅示出了LYAen。
图2b示出了在写-读-写情况期间图2a的示例存储器阵列的信号定时。可看到，这个示例的存储器阵列是双循环存储器，这是因为每个读操作或写操作都花了时钟(CLK)的两个循环。也可使用其它计时方案。
可进一步看到，子阵列位线预充电器以及感测放大器的预充电晶体管在非访问周期期间是接通的，如由在初始写操作之前处于逻辑高的BLpch控制信号和SApch控制信号所表明的。当写操作开始时，要写的数据(Din)一般而言在字线(WL)循环之前出现。就在WL控制信号接通并且写列选择(WR-Col-sel)控制信号接通之前，关闭位线预充电(BLpch)控制信号。当数据Din被写到所选位单元时，字线WL和WR-Col-sel控制信号被关闭，并且BLpch控制信号又被接通以给位线预充电用于下一次访问。
类似地，当发出读时，BLpch控制信号和SApch控制信号被关闭，并且WL控制信号被接通以开始感测并在位线处形成差分电压。由于RD-Col-sel控制信号也被接通并且SApch控制信号被关闭，因此在位线上所得到的差分信号在同一WL-on循环中被传到感测放大器。一旦在感测放大器位线输入端的差分足以补偿感测放大器偏移，感测放大器就被使能(SAen=逻辑1)并且从所选位单元读的数据就被发送出。一旦在感测放大器感测到数据，RD-Col-sel控制信号就可被关闭，并且BLpch控制信号被接通以开始位线预充电用于下一指令。一旦发送出数据，感测放大器就可被关闭(SAen=逻辑0)以开始感测放大器预充电(SApch=逻辑1)。
由此，在典型SRAM阵列中，每个位线都具有读列多路复用器和写列多路复用器和预充电电路系统。写驱动器、感测放大器和LYA电路系统由多列共享(通常4列、8列或16列参与共享)。然而，读列多路复用器和写列多路复用器或者写驱动器和感测放大器都不同时使用。本发明的一实施例利用这个观察来使用感测放大器作为写驱动器并对于读操作和写操作共享多路复用器(与具有单独读多路复用器和写多路复用器相反)。
感测放大器作为写驱动器
图3a是示出具有I/O电路系统的示例存储器阵列的示意图，所述I/O电路系统配置有感测放大器(用于在读操作期间进行感测并用于在写操作期间进行写)以及列多路复用器(用于读操作和写操作)。在这个具体示例中，示出了子阵列的一片，但是将认识到，类似地可耦合子阵列(或总阵列)的其它片或部分。注意，子阵列配置有差分电路系统，如通常所做的那样。可用单端电路系统实现其它实施例。
为了这个讨论的目的，例如假设对于每片总共8列，i=0并且N=7。而且，注意，仅示出列0的一个SRAM单元，但是将认识到，存储器阵列的列通常与多个SRAM单元相关联。可看到，列0的SRAM单元及其位线预充电电路连接到对应的真位线BL[0]和互补位线BL#[0]。同样，列1-7的每一个SRAM单元及其相应位线预充电电路都类似地分别连接到对应的真位线BL[1]到BL[7]和互补位线BL#[1]到BL#[7]。然后按顺序(例如从0到7或其它适当次序)将列多路复用到感测放大器，其用于读操作和写操作。
列多路复用器在这个示例中用CMOS传输门实现(每列两个，用于真位线和互补位线)。列多路复用器的每个CMOS传输门都响应于Col-sel控制信号(在这个示例情况下还有其互补Col-sel#，这是因为CMOS使用真信号和互补信号二者)，Col-sel控制信号由解码器生成。图3a例证了CMOS传输门的两个普遍描绘，一个普遍描绘包含两个面向内的三角形，具有泡泡(如在虚线圆圈中所指示的)，而另一个普遍描绘具有面向PMOS FET的NMOS FET，它们的相应源极和漏极连接在一起(如由离开虚线圆圈的箭头所指示的)。根据本公开将认识到，列多路复用器可用其它适当配置(例如差分单端)和技术(例如NMOS晶体管或PMOS晶体管)实现，并且要求权利的发明不打算局限于任何具体配置或过程类型。一般而言，可使用能够响应于控制信号(Col-sel)在许多位线之一中开关到感测放大器进行读操作和写操作的任何多路复用器电路。
当由Col-sel#接通时，列多路复用器的对应CMOS传输门将所选位线连接到与那个列相关联的感测放大器。例如，当选择列0时，差分位线BL[0]/BL#[0]连接到感测放大器的差分位线输入端Bitdata和Bitdata#。在这个示例情况下用PMOS FET实现并由SApch#控制信号控制的感测放大器预充电晶体管连接到Bitdata和Bitdata#以在感测之前给感测放大器位线输入端预充电。感测放大器驱动器然后通过RDdata/RDdata#发送出所读的数据。
参考图3a可进一步看到，感测放大器还配置成执行写驱动器的功能。更详细地，在写操作期间，写使能控制信号WRen#被设置成逻辑0，从而指示已经请求写访问。这个WRen#控制信号例如可由解码器直接提供，或从指示写访问请求的现有信号中导出。WRen#控制信号控制两个PMOS FET(一个用于真位线，并且一个用于互补位线)，它们当被接通时，将差分数据输入端耦合到感测放大器位线输入端Bitdata和Bitdata#。这又允许产生补偿感测放大器偏移所需的差分。写操作的差分数据输入端是Din及其互补，其在这个示例配置中由反相器生成。这里可以使用将数据输入转换成差分信号的任何适当电路系统。由此，添加PMOS FET和WRen#控制信号允许感测放大器被用在写模式(WRen#=0)或读模式(WRen#=1)。
根据本公开将明白关于这个多模式感测放大器配置的若干变型。例如，在另一个实施例中，感测放大器可配置有响应于写使能控制信号WRen(与其互补WRen#相反)的真版本的NMOS FET。在这种情况下，当WRen被设置成逻辑1以指示已经请求写访问时，NMOS FET将接通，并将差分数据输入端(Din及其互补)耦合到感测放大器位线输入端Bitdata和Bitdata#。其它实施例可包含用于将感测放大器从读模式切换到写模式的CMOS传输门。在更一般的意义上，可使用任何适当开关元件或方案在写操作期间将差分数据输入端耦合到感测放大器位线输入端。
在任何此类情况下，列多路复用器都从差分线Bitdata和Bitdata#接收要写的数据，并且列多路复用器的对应CMOS传输门将所选位线连接到差分线Bitdata和Bitdata#，使得其上的差分数据可被写到目标SRAM单元并存储在目标SRAM单元中。例如，当根据Col-sel/Col-sel#信号(由解码器提供)选择列0时，差分位线BL[0]/BL#[0]连接到差分线Bitdata和Bitdata#，使得其上的数据Din(逻辑1或0)可被驱动到差分位线BL[0]/BL#[0]上，并存储在所选的SRAM单元中。
这个示例实施例还包含可选的LYA电路系统，其用由差分控制信号LYAen/LYAen#控制的CMOS多路复用器实现。LYA多路复用器连接到差分线Bitdata和Bitdata#，并且根据LYAen/LYAen#的状态，将LYA和LYA#输入端耦合到差分线Bitdata和Bitdata#。如前面说明的，LYA特征用于为了测试/分析存储器阵列的目的而通过外部LYA盘连接到SRAM单元。当LYA被使能(LYAen是逻辑1并且LYAen#是逻辑0)时，发出写指令以打开列多路复用器(经由Col-sel)，因此能访问目标SRAM单元。可采用任何数量的LYA测试/分析方案。
图3b示出了在写-读-写情况期间图3a的示例存储器阵列的信号定时。在这个示例中，存储器阵列是双循环存储器，这是因为每个读操作或写操作都花了时钟(CLK)的两个循环。然而，其它实施例例如可以是一循环存储器、三循环存储器等。可使用任何数量的适当计时方案。还有，注意，尽管可使用差分信号(例如取决于所用的组件、诸如PMOS、NMOS、CMOS和期望的活动状态)，但是仅示出了真信号。根据本公开使用互补信号将是显然的。
可看到，子阵列位线预充电器以及感测放大器的预充电晶体管被假设在非访问周期期间是接通的，如由在初始写操作之前处于逻辑高的BLpch控制信号和SApch控制信号所表明的。然而，注意，其它实施例可使用位线浮动方案，或否则限制位线预充电，直到访问之前的一个或两个循环，以致减小泄露和/或功耗。
当发出“写”时，数据Din在字线(WL)循环之前出现。写使能(WRen)控制信号被使能(WRen=1)并且SApch控制信号被禁用(SApch#=1)以将数据传到感测放大器位线输入端(Bitdata和Bitdata#)。然后，就在WL控制信号接通、感测放大器被使能(SAen=1)并且列选择控制信号被接通(Col-sel=1)之前，关闭位线预充电(BLpch)控制信号(BLpch#=1)。在这个WL循环期间，感测放大器将数据写到所选SRAM位单元。当数据被写到所选位单元时，WL控制信号和Col-sel控制信号被关闭，由此关闭对应的WL晶体管(例如图3a中的NMOS晶体管)和Col-sel多路复用器(例如图3a中的CMOS传输门)。同时，Wren控制信号和SAen控制信号被关闭(以退出感测放大器写模式并禁用感测放大器)，并且BLpch控制信号被使能以给BL[i]和BL#[i]预充电用于下一次访问。
类似地，当发出“读”时，BLpch控制信号被关闭，并且WL控制信号被接通以开始感测，并在这些位线处形成差分电压。由于Col-sel控制信号也被接通并且SApch控制信号被关闭，因此差分将在同一WL-on循环中被传到感测放大器位线输入端(Bitdata和Bitdata#)。一旦感测放大器差分足以补偿感测放大器偏移，感测放大器就被使能(SAen=1)并且数据被发出(例如对于单端输出在RDdata#上，或者对于差分输出在RDdata和RDdata#上)。一旦在感测放大器感测到数据，Col-sel控制信号就可被关闭以开始位线预充电用于下一指令(BLpch#=0)。一旦发送出数据，感测放大器就可被关闭以开始感测放大器预充电(SApch#=0)。
通过在写操作期间使用存储器阵列的感测放大器作为写驱动器，并且通过将同一列多路复用器用于读操作和写操作，实现了显著存储器阵列面积减小。例如，根据存储器配置，(作为根据本发明一个实施例除去写驱动器并共享列多路复用器的结果的)面积节省在子阵列级大约是3%-4%，并且在裸芯片(die)级是大约1%-2%。
系统
图4例证了具有根据本发明实施例配置的一个或多个存储器阵列的系统。该系统例如可以是计算系统(例如膝上型计算机或桌上型计算机、服务器或智能电话)或网络接口卡或采用存储器的任何其它系统。将认识到，存储器技术实际上在系统级具有几乎无限数量的应用，并且只作为示例提供了所示的特定系统。
可看到，系统一般而言包含RAM和配置有片上高速缓存的中央处理单元(CPU或处理器)。可使用任何适当的处理器，诸如由英特尔公司提供的那些(例如Intel?Core?、Pentium?、Celeron?和Atom?处理器系列)。这些处理器可访问其片上高速缓存和/或RAM，并执行对给定应用而言特定的功能性，如通常所做的那样。每一个RAM和/或片上高速缓存都可实现为具有能够在读模式和写模式操作的感测放大器并使用公共列多路复用器进行读操作和写操作的存储器阵列，如本文所描述的。未示出其它系统组件(诸如显示器、小键盘、随机存取存储器、协同处理器、总线结构等)，但给定所探讨的具体系统应用的情况下其它系统组件将是显然的。
许多实施例和配置根据本公开将是显然的。例如，本发明的一个示例实施例提供了存储器装置。存储器装置包含具有多个存储单元的存储器阵列，每个存储单元都用于存储信息位。存储器装置还包含配置成在读模式(用于从存储单元中读出)和写模式(用于写到存储单元)操作的感测放大器。在一个具体情况下，该装置还可包含用于给与存储器阵列的列相关联的位线预充电的位线预充电电路和/或用于生成使能位线预充电电路给位线预充电的预充电控制信号的电路(例如定时器)。在另一个具体情况下，该装置可包含：解码器，用于接收与存储器阵列的读访问或写访问相关联的地址，并生成用于选择存储器阵列的对应行的字线信号和生成用于选择存储器阵列的对应列的列选择线。在另一个具体情况下，该装置可包含：列多路复用器，用于允许存储器阵列的多列共享感测放大器以便从那些列中的存储单元中读出以及写到那些列中的存储单元。在另一个具体情况下，感测放大器配置有数据输入端以便接收要写到一个或多个存储单元的数据，感测放大器还配置有一个或多个开关元件以便在写操作期间将数据耦合到感测放大器的位线输入端。在一个此类具体情况下，该装置还包括用于将数据转换成差分信号并将那个差分信号传递到一个或多个开关元件的电路系统。在另一个具体情况下，感测放大器配置成接收允许感测放大器进入写模式的写使能控制信号。在另一个具体情况下，该装置是静态随机存取存储器(SRAM)。在另一个具体情况下，该装置可包含低产出分析电路系统。
本公开的另一个示例实施例提供了存储器装置。在这个示例中，该装置包含具有多个存储单元的存储器阵列，每个存储单元都用于存储信息位。该装置还包含：感测放大器，配置成在读模式(用于从存储单元中读出)和写模式(用于写到存储单元)操作，其中感测放大器配置有数据输入端以便接收要写到一个或多个存储单元的数据，感测放大器还配置有一个或多个开关元件以便在写操作期间将数据耦合到感测放大器的位线输入端。该装置还包含：列多路复用器，用于允许存储器阵列的多列共享感测放大器以便从那些列中的存储单元中读出以及写到那些列中的存储单元。在一个具体情况下，该装置可包含用于给与存储器阵列的列相关联的位线预充电的位线预充电电路和/或用于生成使能位线预充电电路给位线预充电的预充电控制信号的电路。在另一个具体情况下，该装置可包含：解码器，用于接收与存储器阵列的读访问或写访问相关联的地址，并生成用于选择存储器阵列的对应行的字线信号以及生成用于选择存储器阵列的对应列的列选择线。在另一个具体情况下，该装置可包含用于将数据转换成差分信号并将那个差分信号传递到一个或多个开关元件的电路系统。在另一个具体情况下，感测放大器配置成接收允许感测放大器进入写模式的写使能控制信号。在另一个具体情况下，该装置可包含低产出分析电路系统。
本公开的另一个示例实施例提供了用于访问具有存储单元的阵列的存储器装置的方法。该存储器包含使用在读模式操作的感测放大器从阵列的一个或多个存储单元读数据并使用在写模式操作的感测放大器向阵列的一个或多个存储单元写数据。在一个具体情况下，该方法还可包含给与阵列的列相关联的位线预充电和/或生成使能位线预充电电路给位线预充电的预充电控制信号。在另一个具体情况下，该方法可包含接收与阵列的读访问或写访问相关联的地址、生成用于选择阵列的对应行的字线信号、和/或生成用于选择阵列的对应列的列选择线。在另一个具体情况下，该方法可包含允许阵列的多列共享感测放大器以便从那些列中的存储单元中读出以及写到那些列中的存储单元。在另一个具体情况下，该方法可包含在感测放大器的数据输入端接收要写到阵列的一个或多个存储单元的数据，并在写操作期间将数据耦合到感测放大器的位线输入端。在一个此类具体情况下，该方法可包含将数据转换成差分信号，并且将那个差分信号传递到配置用于在写操作期间将数据耦合到感测放大器的位线输入端的一个或多个开关元件。在另一个具体情况下，该方法可包含在感测放大器接收允许感测放大器进入写模式的写使能控制信号。
本公开的另一个示例实施例提供了存储器装置。在这个具体情况下，该装置包含具有多个存储单元的存储器阵列。该装置还包含感测放大器，该感测放大器具有操作上耦合到感测放大器的差分位线输入端的预充电电路，该感测放大器还具有操作上耦合在差分位线输入端与感测放大器输出端之间的驱动器电路，该感测放大器还具有响应于写使能控制信号并用于在写操作期间将要写到一个或多个存储单元的数据耦合到差分位线输入端的一个或多个开关元件。该装置还包含：列多路复用器，用于允许存储器阵列的多列共享感测放大器以便从那些列中的存储单元中读出以及写到那些列中的存储单元。该装置还包含位线预充电电路。该装置还包含用于生成使能位线预充电电路的预充电控制信号的电路。该装置还包含解码器。
为了例证和描述的目的，已经给出了本发明示例实施例的上述描述。它不打算是详尽的，或将本发明局限于所公开的精确形式。根据本公开，许多修改和变型都是可能的。而是打算本发明的范围不由此具体实施方式限定，而是由所附权利要求书限定。

Claims (23)

1. 一种存储器装置，包括：
存储器阵列，具有多个存储单元，每个存储单元都用于存储信息位；以及
感测放大器，配置成在用于从存储单元中读出的读模式和用于写到存储单元的写模式操作。
2. 如权利要求1所述的装置，包括如下至少一项：
位线预充电电路，用于给与所述存储器阵列的列相关联的位线预充电；以及
电路，用于生成使能所述位线预充电电路给所述位线预充电的预充电控制信号。
3. 如权利要求1所述的存储器装置，还包括：
解码器，用于接收与所述存储器阵列的读访问或写访问相关联的地址，并生成用于选择所述存储器阵列的对应行的字线信号以及生成用于选择所述存储器阵列的对应列的列选择线。
4. 如权利要求1所述的存储器装置，还包括：
列多路复用器，用于允许所述存储器阵列的多列共享所述感测放大器以便从那些列中的存储单元中读出以及写到那些列中的存储单元。
5. 如权利要求1所述的存储器装置，其中所述感测放大器配置有数据输入端以便接收要写到一个或多个所述存储单元的数据，所述感测放大器还配置有一个或多个开关元件以便在写操作期间将所述数据耦合到所述感测放大器的位线输入端。
6. 如权利要求5所述的存储器装置，还包括用于将所述数据转换成差分信号并将那个差分信号传递到所述一个或多个开关元件的电路系统。
7. 如权利要求1所述的存储器装置，其中所述感测放大器配置成接收允许所述感测放大器进入所述写模式的写使能控制信号。
8. 如权利要求1所述的存储器装置，其中所述装置是静态随机存取存储器(SRAM)。
9. 如权利要求1所述的存储器装置，还包括：
低产出分析电路系统。
10. 一种存储器装置，包括：
存储器阵列，具有多个存储单元，每个存储单元都用于存储信息位；
感测放大器，配置成在用于从存储单元中读出的读模式和用于写到存储单元的写模式操作，其中所述感测放大器配置有数据输入端以便接收要写到一个或多个所述存储单元的数据，所述感测放大器还配置有一个或多个开关元件以便在写操作期间将所述数据耦合到所述感测放大器的位线输入端；以及
列多路复用器，用于允许所述存储器阵列的多列共享所述感测放大器以便从那些列中的存储单元中读出以及写到那些列中的存储单元。
11. 如权利要求10所述的装置，包括如下至少一项：
位线预充电电路，用于给与所述存储器阵列的列相关联的位线预充电；以及
电路，用于生成使能所述位线预充电电路给所述位线预充电的预充电控制信号。
12. 如权利要求10所述的存储器装置，还包括：
解码器，用于接收与所述存储器阵列的读访问或写访问相关联的地址，并生成用于选择所述存储器阵列的对应行的字线信号，以及生成用于选择所述存储器阵列的对应列的列选择线。
13. 如权利要求10所述的存储器装置，还包括用于将所述数据转换成差分信号并将那个差分信号传递到所述一个或多个开关元件的电路系统。
14. 如权利要求10所述的存储器装置，其中所述感测放大器配置成接收允许所述感测放大器进入所述写模式的写使能控制信号。
15. 如权利要求10所述的存储器装置，还包括：
低产出分析电路系统。
16. 一种用于访问具有存储单元阵列的存储器装置的方法，所述方法包括：
使用在读模式操作的感测放大器从所述阵列的一个或多个存储单元读数据；以及
使用在写模式操作的所述感测放大器向所述阵列的一个或多个存储单元写数据。
17. 如权利要求16所述的方法，包括如下至少一项：
给与所述阵列的列相关联的位线预充电；以及
生成使能所述位线预充电电路给所述位线预充电的预充电控制信号。
18. 如权利要求16所述的方法，还包括：
接收与所述阵列的读访问或写访问相关联的地址；
生成用于选择所述阵列的对应行的字线信号；以及
生成用于选择所述阵列的对应列的列选择线。
19..如权利要求16所述的方法，还包括：
允许所述阵列的多列共享所述感测放大器以便从那些列中的存储单元中读出以及写到那些列中的存储单元。
20. 如权利要求16所述的方法，还包括：
在所述感测放大器的数据输入端接收要写到所述阵列的一个或多个存储单元的数据；以及
在写操作期间将所述数据耦合到所述感测放大器的位线输入端。
21. 如权利要求20所述的方法，还包括：
将所述数据转换成差分信号；以及
将那个差分信号传递到一个或多个开关元件，所述一个或多个开关元件配置用于在写操作期间将所述数据耦合到所述感测放大器的位线输入端。
22. 如权利要求16所述的方法，还包括：
在所述感测放大器接收允许所述感测放大器进入所述写模式的写使能控制信号。
23. 一种存储器装置，包括：
存储器阵列，具有多个存储单元；
感测放大器，具有操作上耦合到所述感测放大器的差分位线输入端的预充电电路，所述感测放大器还具有操作上耦合在所述差分位线输入端与所述感测放大器的输出端之间的驱动器电路，所述感测放大器还具有一个或多个开关元件，所述一个或多个开关元件响应于写使能控制信号并用于在写操作期间将要写到一个或多个所述存储单元的数据耦合到所述差分位线输入端；
列多路复用器，用于允许所述存储器阵列的多列共享所述感测放大器以便从那些列中的存储单元中读出以及写到那些列中的存储单元；
位线预充电电路；
电路，用于生成使能所述位线预充电电路的预充电控制信号；以及
解码器。
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