CN1728283A - 测试半导体存储设备的装置与方法 - Google Patents

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Abstract

一种半导体存储设备用以执行一可靠性测试，包括写驱动块，用以在测试模式下产生一预定的测试电压且在正常模式下在数据存取操作中将自一外部电路输入的数据传递进入局部I/O线对，局部I/O线对耦合至写驱动块，用以在测试模式下接收所述预定的测试电压，以及单元阵列，其具有多个单位单元与多个位线对，所述多个位线对分别具有第一与第二位线且耦合至至少一单位单元，用以自每一个局部I/O线对接收所述预定的测试电压，以由此检查在测试模式下可靠性测试的结果。

Description

测试半导体存储设备的装置与方法
技术领域
本发明关于一半导体存储设备，且更具体地，关于具有一装置的半导体存储设备，与用以测试半导体存储设备的单元阵列内的故障的方法。
背景技术
在半导体存储设备中大多数的故障产生在初始使用半导体存储设备之时。通常地，为检测可能在制造半导体存储设备后发生的初始故障，可进行不同的可靠性测试，如老化测试，其施加一预定应力，例如，严重地热的或冷的温度与高操作速度，其可在半导体初始操作期间遇到。特别地，通常建议二种方法，用以更容易与快速地检测半导体存储设备的故障：一种为通过在两个相邻的单位单元中写入两个不同的数据，有意地引起两相邻单位单元之间的泄漏；且另一种为通过在两个相邻插塞中写入两个不同的数据，有意地引起两相邻插塞之间的泄漏。
为在两相邻单位单元或插塞中写入两个不同的数据，通常地使用后台方法来减少测试时间。在后台方法中，两个不同的数据不是经由包括输入缓冲器、全局I/O线、写驱动器等的数据写路径被输入与写入，而是直接被写入多个单位单元。
以下，参考图1至3，通过使用后台方法来描述测试半导体存储设备的方法。
图1为一框图，显示传统半导体存储设备的多个单元阵列和数据写路径。
如所示，传统半导体存储设备包括多个区段，例如100，多个区段I/O线sio0至sio3、多个局部I/O线lio0至lio3与多个写驱动器WDRV0至WDRV3。在每一区段中，具有多个单位单元用以储存数据与多个位线BL0至BL5，用以在每一单位单元与区段I/O线之间传送数据。
而且，传统半导体存储设备包括多个第一开关YISW，用以连接或断接位线至区段I/O线；以及多个第二开关IOSW，用以连接或断接区段I/O线至局部I/O线。
图2为一框图，具体地描述如图1中传统半导体存储设备的数据写路径。
如所示，一写驱动器200响应于写驱动器使能信号WD_EN将通过第一全局数据线GIO_W输入的数据传送至局部I/O线lio。接着，在第二开关IOSW被开启时，数据自局部I/O线lio被传送至一区段I/O线sio。由一第一控制信号YI所控制的第二开关块YISW是用以在一位线，例如BL，与区段I/O线sio之间传递数据。经由第二开关块YISW的数据被输入至包括一单位单元与一位线感测放大器的区段100。
参考图2，传统半导体存储设备的一数据写路径与一数据读取路径被描述。这里，省略在传统半导体存储设备中读写数据的一般操作。
图3为一框图，描述如图1中传统半导体存储设备的区段中的后台方法。
如所示，区段100被详细描述，区段100包括单元阵列，例如20，与一感测放大器块60。单元阵列20具有多个单位单元；且感测放大器块60也具有多个位线感测放大器，每一个对应每一位线对，例如BL0与BLB0。
在后台方法中，一测试数据电压，例如VBLP0，而不是位线预充电电压被预充电块供应，在半导体存储设备的正常操作期间，预充电块主要被使用以预充电位线对，例如BL0与BLB0。然而，在测试模式，一预定的测试数据电压被提供至所述预充电块。接着，如果多个字线中一些或全部被启动，则预定测试数据电压被输入且被储存于被启动的单位单元中，于此，依据供应至预充电块的预定测试数据电压的电平，关于被提供每一位线的电压电平的改变被描述于下表。
  VBLP0   VBLP1   BL(Odd)   BL(Even)
    CASE1     H     H     H     H
    CASE2     H     L     H     L
    CASE3     L     H     L     H
    CASE4     L     L     L     L
表1：测试数据电压与位线的电压电平间的关系(case1-case4表示情形1-情形4，Odd表示奇数；Even表示偶数；H表示高点平，L表示低电平)
参考表1，两个预定的测试数据电压被供应至该区段的每一奇或偶位线，依据以上四种情形，后台方法可施加一预定压力在半导体存储设备的两个相邻的单位单元或两个相邻的插塞，以检测半导体存储设备中的故障或错误。而且，在每一单位单元中储存每一位线的电压电平后，可通过同时输出所有单位单元中所储存的所有数据，进行检查读操作的测试。
然而，依据以上描述的后台方法，半导体存储设备应该包括一测试电压产生器，用以产生二预定的测试数据电压；以及一复合电压供应装置，用以响应于每一奇或偶位线，向每一预充电块提供两个预预充电块。例如用以供应一预定测试数据电压至预充电块的多个电力线与垫应该被加入于半导体存储设备的区段中。
而且，在传统半导体存储设备中，一位线对，即BL0与BLB0，在后台方法总是被供应以相同的电压电平，由此，关于不同方式用以检测半导体存储设备的故障的测试方法具有一些限制。
通常地，传统半导体存储设备以一核心区域与一周边区域所构成，即是在核心区域中具有多个单元阵列与感测放大器；且关于数据与地址输入与输出的多个装置被位于周边区域中。而且用以供应一电源与测试半导体存储设备的多个导线与附加块通常被实施于周边区域中。然而，在用以执行上述后台方法的测试的半导体存储设备中，应当将用以供应测试数据电压的多个附加导线供应至核心区域中的预充电块。因此，所述多个附加导线引起制造过程的麻烦与制造成本与时间的增加。
发明内容
因此，本发明的一个目的是提供一种半导体存储设备，其由一简化的制造方法与一适中的制造成本制成，且其可执行不同的可靠性测试。
因此，本发明的另一目的为提供一种在其周边区域中具有附加模块与导线的半导体存储设备以执行一可靠性测试。
因此，本发明的另一目的为提供一种半导体存储设备，其可被供以不同型式的预定测试电压以用于一可靠性测试。
因此，本发明的另一目的为提供一种半导体存储设备，其由一位线对组成的第一与第二位线可在一可靠性测试中分别被供以不同测试电压。
依据本发明的一个方面，提供一种半导体存储设备，用以执行一可靠性测试，包括：一写驱动块，用以在测试模式下产生一预定的测试电压，在正常模式下在数据存取操作期间将自外部电路输入的数据传至局部I/O线对内，一局部I/O线对，其被耦合至写驱动块，用以在测试模式下接收预定的测试电压，以及一单元阵列，其包括多个单位单元与多个位线对，所述多个位线对分别具有第一与第二位线且耦合至至少一单位单元，用以自每一局部I/O线对接收预定的测试电压，以由此检查在测试模式下可靠性测试的结果。
依据本发明的另一方面，提供一种半导体存储设备用以执行一可靠性测试，包括：一测试电压产生块，用以在测试模式下产生一预定的测试电压，一局部I/O线对，其被耦合至所述测试电压产生块用以在测试模式下接收预定的测试电压，且一单元阵列具有多个单位单元与多个位线对，所述多个位线对分别具有第一与第二位线且耦合至至少一单位单元用以自每一局部I/O线对接收预定的测试电压以由此检查在测试模式下可靠性测试的结果。
依据本发明的另一方面，提供一种半导体存储设备，用以执行一可靠性测试，包括：一局部I/O线预充电块，用以在测试模式下产生一预定的测试电压且在正常模式下产生一核心电压作为一局部I/O线预充电电压，一局部I/O线对，其耦合至局部I/O线预充电块用以在测试模式下接收预定的测试电压，以及一单元阵列，其具有多个单位单元与多个位线对，所述多个位线对分别具有第一与第二位线且耦合至至少一个单位单元，用以自每一局部I/O线对接收预定的测试电压，以由此检查在测试模式下可靠性测试的结果。
依据本发明的另一方面，提供一种用以在半导体存储设备中执行一后台写测试的方法，包括步骤：(a)产生至少一个测试命令信号，(b)准备一测试路径，用以将响应于测试命令信号所输出的预定测试电压传入一单位单元，(c)供应所述预定测试电压至一局部I/O线对，与(d)读取单位单元的存储数据以符合后台写测试的结果。
依据本发明的另一方面，提供一种半导体存储设备，用以执行一后台测试，包括：一测试判定块，用以确定后台写测试的目标与范围，并产生至少一个测试控制信号；一测试电压产生块，用以响应于自测试判定块输出的测试控制信号输出至少一个预定测试电压至每一数据线；以及一测试执行块，其通过每一数据线耦合至测试电压产生块，用以接收预定测试电压以检查每一数据路径与每一单位单元的故障。
附图说明
通过以下结合附图对优选实施例的描述，本发明的上述和其他目标和特征将会变得明显，其中：
图1为一框图，显示一传统半导体存储设备的多个单元阵列与数据写路径。
图2为一框图，具体地描述如图1所示的传统半导体存储设备的数据写路径。
图3为一框图，描述如图1中所示的传统半导体存储设备的区段中的背景方法。
图4为一框图，显示依据本发明第一实施例的半导体存储设备。
图5为一电路图，描述如图4中所示的一位线感测放大器控制块的部分电路。
图6为一电路图，描述如图4中所示的写驱动器的一例示实施例。
图7为一电路图，描述如图4中所示的写驱动器控制块。
图8A与8B为电路图，描述如图4中所示的用以控制半导体存储设备的第一测试判定块。
图9为一电路图，描述如图4中所示的写驱动器的另一例示实施例。
图10A至10D为电路图，描述如图4中所示的用以控制半导体存储设备的第二测试判定块。
图11为一框图，显示依据本发明第二实施例的半导体存储设备。
图12为一框图，描述如图11中所示的测试电压供应块的例示实施例。
图13为一框图，描述如图11中所示的测试电压供应块的另一例示
实施例。
图14A与14B为框图，描述如图13中所示的响应偶数与奇数局部I/O线对的测试电压供应块。
图15为一框图，显示依据本发明第三实施例的半导体存储设备。
图16为一电路图，描述如图15中所示的局部I/O线预充电块。
具体实施方式
以下，将参考附图详细描述依据本发明的用以执行各种可靠性测试的半导体存储设备。
图4为一框图，显示依据本发明第一实施例的半导体存储设备。
如所示，半导体存储设备包括一单元阵列20、一位线感测放大器阵列60、一位线感测放大器控制块172、一X译码器171、一Y译码器176、一X-路径控制块174、一Y-译码器控制块178、一局部I/O线预充电块190、一局部预充电信号产生器179、一写驱动器200与一写驱动器控制块290。
单元阵列20包括多个单位单元，每一个由一晶体管与一电容器所构成，耦合至每一单位单元之多个字线由X译码器171所控制。
由位线感测放大器控制块172所控制的位线感测放大器阵列60包括一感测放大器、一预充电单元、一均衡器与一连接控制单元。由被输出至位线感测放大器控制块172的第一放大电压RTO和第二放大电压SB所控制的感测放大器用以感测与放大在位线BL与位线杠BLB之间的电压，具有两个晶体管的预充电单元作为一预充电电压预充电位线BL与位线杠BLB，且均衡器用以使位线BL与位线杠BLB的每一电压电平相同，在此，位线感测放大器阵列60包括分别由自位线感测放大器控制块172所输出的第一与第二连接控制信号BISH与BISL所控制的一第一与一第二连接控制块。即是它意指位线感测放大器阵列60被耦合至两个邻接的单元阵列。
而且，位线感测放大器控制块172由X译码器171与X-路径控制块174所控制，Y译码器176产生一列控制信号Yi用以连接或断接由位线BL与位线杠(bit line bar)BLB构成的每一位线对到由一区段线SIO与一区段线条SIOB所构成的每一局部I/O线对。Y译码器176由Y译码控制块178所控制。
在此，X译码器171、Y译码器176、X-路径控制块174与Y-译码器控制块178在正常模式下由基于一输入地址与一输入命令的多个指令所控制，例如一数据存取操作，然而在测试模式下，Y译码器176、X-路径控制块174与Y译码控制块178由一测试模式启动信号TM_EN所控制。
局部预充电信号产生器179输出一局部I/O线预充电信号LIO_RSTB至局部I/O线预充电块190，局部I/O线预充电块190对应于局部I/O线预充电信号LIO_RSTB预充电局部I/O线对，即局部I/O线LIO与局部I/O线条LIOB。而且，写驱动器控制块290输出一写使能信号en至写驱动器200。接着响应该写使能信号en，在正常模式下写驱动器200将自外部电路所输入的一数据传至局部I/O线对LIO与LIOB内。
在此，局部预充电信号产生器179与写驱动器控制块290在正常模式下基于输入地址与输入命令由多种指令所控制，然而，在测试模式下，局部预充电信号产生器179与写驱动器控制块290由一测试模式启动信号TM_EN所控制。
特别地，在依据本发明第一实施例的半导体存储设备中写驱动器200在测试模式下输出一预定测试电压。
以下，详细描述如何在测试模式下在半导体存储设备中传送预定测试电压。
多个位线对，例如BL与BLB被耦合至区段I/O线对SIO与SIOB，且多个区段I/O线，例如SIO与SIOB被耦合至局部I/O线对LIO与LIOB，即一第一局部I/O线与一第二局部I/O线。
具有两个切换块：第一个响对应于列控制信号Yi用以连接或断接位线对至区段I/O线对，第二个响应于一数据I/O控制信号iosw用以连接或断接区段I/O线对至局部I/O线对。
所述预定的测试电压由写驱动器200产生且被供应至局部I/O线对LIO与LIOB。接着，通过第二切换块，预定的测试电压被传送至区段I/O线对SIO与SIOB。再接着，通过第一切换块，预定的测试电压响应于列控制信号Yi被供应至位线对BL与BLB。
图5为一电路图，描述如图4中所示之一位线感测放大器控制块的部分电路。
如所示，位线感测放大器控制块172包括两个反相器与两个OR门，第一连接控制信号BISH为测试模式启动信号TM_EN与一第一反相器之一输出信号间的逻辑OR操作的结果，第一反相器用于反转一自X译码器171所输出的一输入信号Blk_d。同样，第二连接控制信号BISL为测试模式启动信号TM_EN与第二反相器的输出信号之间的逻辑OR操作的结果。所述第二反相器用于反转自X译码器171所输出的另一输入信号Blk_u。在此输入信号Blk_d与Blk_u是基于输入的地址与输入的命令，用以控制两个邻接的单元阵列之一与感测放大器之间的连接。
图6为一电路图，描述如图4中所示的写驱动器的例示实施例。
如所示，一写驱动器200’包括一数据接收块220、一锁存块240与一测试电压产生块260。
数据接收块220用以通过一全局I/O线GIO、一预充电命令信号LIO_RSTB与一写使能信号WDEN接收所述输入的数据信号，且产生第一与第二输出信号net0与net1。锁存块240分别接收与锁存第一与第二输出信号net0与net1以输出一反相第一输出信号与一反相第二输出信号。
测试电压产生块260为用以接收所述反相第一输出信号、反相第二输出信号以及第一与第二测试模式信号TM_VCORE与TM_VSS，以由此响应于第一与第二测试模式信号，TM_VCORE与TM_VSS，输出所述输入数据信号与预定测试电压之一至每一局部I/O线对LIO与LIOB。
而且，局部I/O线对LIO与LIOB被耦合至由三个PMOS晶体管所构成的局部I/O线预充电块。另外，写使能信号WDEN响应自半导体存储设备之外部输入的写命令信号与一测试命令信号而被启动。
详细地，数据接收块220包括由一预充电命令信号LIO_RSTB所控制的一第一MOS晶体管，用以输出一核心电压VCORE作为第一输出信号net0，通过全局I/O线GIO由所述输入的数据信号控制第二MOS晶体管，用以传送一接地VSS，由写使能信号WDEN所控制的第三MOS晶体管，用以输出自第二MOS晶体管所传送之接地作为第一输出信号net0，一由预充电命令信号LIO_RSTB所控制之一第四MOS晶体管，用以输出一核心电压VCORE作为第二输出信号net1，一第一反相器，用以反相所述输入的数据信号，经由一全局I/O线GIO由反相输入的数据信号所控制的第五MOS晶体管，用以传送接地VSS，且一由写使能信号WDEN所控制的第六MOS晶体管用以输出自第二MOS晶体管所传送的接地作为第二输出信号net1。
其次，锁存块240包括由两个环形连接的反相器所构成的第一锁存单元，用以锁存第一输出信号net0并输出一反相第一输出信号至测试电压产生块260，由两个环形连接的反相器所构成的第二锁存单元用以锁存第二输出信号net1，并将一反相第二输出信号输出至测试电压产生块260。
测试电压产生块260包括第一NOR门，用以接收第一测试模式信号TM_CORE与反相第二输出信号，并依据关于所述第一测试模式信号TM_VCORE与反相第二输出信号的逻辑NOR操作结果产生一第一上拉信号pu0；第二NOR门，用以接收第二测试模式信号TM_VSS与反相第一输出信号，且输出关于第一测试模式信号TM_VCORE与反相第二输出信号的逻辑NOR操作的第一结果信号，第三反相器，用以反相第一结果信号以由此产生作为一第一下拉信号pd0，第三NOR门，用以接收第一测试模式信号TM_VCORE与反相第一输出信号，并依据关于所述第一测试模式信号TM_CORE与反相第一输出信号的逻辑NOR操作的结果产生一第二上拉信号pu1，第四NOR门，用以接收第二测试模式信号TM_VSS与反相第二输出信号且输出关于第一测试模式信号TM_VCORE与反相第二输出信号的逻辑NOR操作的第二结果信号，第三反相器，用以反相第二结果信号以由此产生作为一第二下拉信号pd1；一由第一上拉信号pu0控制的第七MOS晶体管，用以向第二局部I/O线LIO提供一核心电压VCORE，作为所述输入的数据信号与预定的测试电压之一，一由第一下拉信号pd0所控制的第八MOS晶体管，用以向第一局部I/O线LIO提供一接地VSS，作为所述输入的数据信号与预定的测试电压之一，一由第二上拉信号pu1所控制的第九MOS晶体管，用以向第二局部I/O线LIOB提供一核心电压VCORE，作为所述输入的数据信号与预定的测试电压之一，以及由第二下拉信号pd1所控制的第十MOS晶体管，用以向第二局部I/O线LIOB提供一接地VSS，作为所述输入的数据信号与预定的测试电压之一。
在此，第一测试模式信号TM_VCORE用以向单元阵列的单位单元提供一逻辑高电平电压，且第二测试模式信号TM_VSS用以向单元阵列的单位单元提供一逻辑低电平电压。
在正常模式期间，如果自第一锁存块所输出的反相第一输出信号为一逻辑高电平，且自第二锁存块所输出的反相第二输出信号为一逻辑低电平，所述写驱动器200输出一逻辑低电平电压至第一局部I/O线LIO且输出一逻辑高电平电压至第二局部I/O线LTOB。如果预充电命令信号LIO_RSTB被启动，则第一与第二局部I/O线LIO与LIOB被浮置。
在测试模式期间，如果第一测试模式信号TM_VCORE为一逻辑高电平，则第一与第二局部I/O线LIO与LIOB变成一逻辑高电平；且如果第二测试模式信号TM_VSS为一逻辑高电平，则第一与第二局部I/O线LIO与LIOB变成一逻辑低电平。
图7为一电路图描述如图4中所示的写驱动器控制块。
如所示，写驱动器控制块290包括多个反相器一定时控制器与一NAND门。在传统存储设备中，写驱动器控制块用以延迟一写指令casp_wt一预定时间，以由此产生一写使能信号。然而在本发明中，因为写驱动器200响应测试模式启动信号TM_EN被操作，多个逻辑门被加入于写驱动器控制块290中用以响应测试模式启动信号TM_EN产生写使能信号WDEN。
图8A与8B为电路图，描述用以控制如图4中所示的半导体存储设备的第一测试判定块。具体地，图8A为一电路图，描述用以控制如图4中所示的半导体存储设备的第一测试判定块的第一块；图8B为一电路图，描述用以控制如图4中所示的半导体存储设备的第一测试判定块的第二块，参考图8A与8B，每一块包括两个反相器与两个传送门。
在此，半导体存储设备包括多个写驱动器与多个位线对。参考下表，该测试通过使用多个测试控制信号，基于偶数与奇数倍数的位线对被执行。在此，对应于偶数位线对的信号TM_VD_EV用以供应一逻辑高电平电压至偶数位线对，即BL偶数与BLB偶数。对应于偶数位线对的信号TM_SS_EV用以供应一逻辑低电平电压至所述偶数位线对，即BL偶数与BLB偶数，对应于奇数位线对的信号TM_VD_OD是用以供应一逻辑高电平电压至奇数位线对，即BL奇与BLB奇。对应于奇数位线对的信号TM_VD_OD是用以供应一逻辑低电平电压至奇数位线对，即BL奇与BLB奇。
  BLeven   BLBeven   BLodd   BLBodd   TM_VD_EV   TM_SS_EV   TM_VD_OD   TM_SS_OD
 CASE1     H     H   X   X     H     L     L     L
 CASE2     X     X   H   H     L     L     H     H
 CASE3     L     L   X   X     L     H     L     L
 CASE4     X     X   H   H     L     L     H     L
表2：响应于多个测试控制信号的位线对的逻辑电平(case1-case4表示情形1-情形4，even偶，odd奇，H高电平，L低电平)
在此，如果信号TM_VD_OD与TM_SS_OD为逻辑低电平，则奇数位线对为空。而且虽然未示于表二中，依据本发明在半导体存储设备所执行的测试中有许多情形。
另外，多个控制信号可被减少，例如通过使用信号TM_EV_OD信号、可自信号TM_VDV产生TM_VD_OD。即，使用信号TM_EV_OD，所输入的测试控制信号的数目被减少。在下表中，信号TM_EV_OD、TM_VD_EV与TM_SS_EV被输入，且自第一与第二块产生信号TM_VD_OD与TM_SS_OD，如图8A与8B所示。
    BLeven   BLBeven   BLodd   BLBodd   TM_VD_EV   TM_SS_EV   TM_VD_OD   TM_SS_OD   TM_EV_OD
 CASE1     H     H     H     H     H     L     H     L     L
 CASE2     L     L     L     L     L     H     L     H     L
 CASE3     H     H     L     L     H     L     L     H     H
 CASE4     L     L     H     H     L     H     H     L     H
表3：响应于多个测试控制信号的位线对的逻辑电平。(case1-case4表示情形1-情形4，even偶，odd奇，H高电平，L低电平)
图9为一电路图，描述图4中所示的写驱动器的另一例示实施例。
如所示，写驱动器200″包括数据接收块220、锁存块240与一测试电压产生块260。
在此，数据接收块220与锁存块240与图6中所描述的相同。因此省略关于数据接收块220与锁存块240的详细描述。
测试电压产生块260用以接收反相第一输出信号、反相第二输出信号、一第一测试模式信号TM_VC_BL、一第二测试模式信号TM_SS_BL、一第三测试模式信号TM_VC_BLB与一第四测试模式信号TM_SS_BLB，以由此响应于第一至第四测试模式信号输出所述输入的数据信号与预定测试电压之一至每一局部I/O线对LIO与LIOB。
详细地，测试电压产生块260包括第一NOR门，其用以接收第一测试模式信号TM_VC_BL与反相第二输出信号，且依据关于第一测试模式信号TM_VC_BL与反相第二输出信号的逻辑NOR操作结果产生一第一上拉信号pu0，第二NOR门，用以接收第二测试模式信号TM_SS_BL与反相第一输出信号，且输出关于第二测试模式信号TM_SS_BL与反相第一输出信号的逻辑NOR操作的第一结果信号，第三反相器，用以反相第一结果信号以由此产生作为一第一下拉信号pd0，第三NOR门，用以接收第三测试模式信号TM_VC_BLB与反相第一输出信号，且依据关于第一测试模式信号与反相第一输出信号的逻辑NOR操作的结果产生一第二上拉信号pu1，第四NOR门，用以接收第四测试模式信号TM_SS_BLB与反相第二输出信号，且输出关于第四测试模式信号TM_SS_BLB与反相第二输出信号的逻辑NOR操作的第二结果信号，第三反相器，用以反相第二结果信号以由此产生作为一第二下拉信号pd1，一由第一上拉信号pd0所控制的第七MOS晶体管，用以使用一核心电压供应第一局部I/O线作为所述输入的数据信号与预定的测试电压之一，一由第一下拉信号pd0所控制的第八MOS晶体管，用以向第一局部I/O线供应一接地，作为所述输入的数据信号与预定的测试电压之一，一由第二上拉信号pu1所控制的第九MOS晶体管，用以向第二局部I/O线供应一核心电压LIOB，作为所述输入的数据信号与预定的测试电压之一，且一由第二下拉信号pd1所控制的第十MOS晶体管，用以向第二局部I/O线供应一接地LIOB，作为所述输入的数据信号与预定的测试电压之一。
与图6相比，图9中所示之写驱动器通过使用第一至第四测试模式信号可执行具有更多情形的测试。特别地，图9中所示之写驱动器可供应两种不同逻辑电平电压至第一与第二局部I/O线。
图10A至10D为电路图，描述用以控制如图4中所示的半导体存储设备的第二测试判定块。
如所示，第二测试判定块包括第一至一第四块，每一个由两个反相器与两个传送门所构成，每一块在结构上分别与图8A与8B所示之第一与第二块相同。
参考下表，该测试通过使用多个测试控制信号基于偶数与奇数倍数的位线对被执行。
  BLeven   BLBeven   BLodd   BLBodd   TM_VD_EV  TM_SS_EV   TM_VD_EVB  TM_SS_EVB  TM_VD_OD   TM_SS_OD   TM_VD-ODB   TM_SS_ODB   TM_EV_OD
  CASE1     L     L     L     L     L     H     L     H     L     H     L     H     L
  CASE2     L     H     L     H     L     H     H     L     L     H     H     L     L
  CASE3     H     L     H     L     H     L     L     H     H     L     L     H     L
CASE4 H H H H H L H L H L H L L
  CASE5     L     L     H     H     L     H     L     H     H     L     H     L     H
  CASE6     L     H     H     L     L     H     H     L     H     L     L     H     H
  CASE7     H     L     L     H     H     L     L     H     L     H     H     L     H
  CASE8     H     H     L     L     H     L     H     L     L     H     L     H     H
表4：响应于多个测试控制信号的位线对的逻辑电平。(case1-case8表示情形1-情形8，even偶，odd奇，H高电平，L低电平)
在此，如果信号TM_VC_EV与TM_VC_OD类似于表2与3中的信号TM_VD_EV与TM_VD_OD。而且，信号TM_VC_EV与每一局部I/O线对的第一局部I/O线LIO相关，信号TM_VC_EVB与每一局部I/O线对的第二局部I/O线LIOB相关，而且，信号TM_VC_EV被对应于偶数位线对，信号TM_VC_OD被对应于奇数位线对；且信号TM_VC_EV是用以供应一逻辑高电平电压至对应的位线，且信号TM_SS_EV是用以供应一逻辑低电平电压至对应的位线。
另外，虽然未示于表二中，依据本发明在半导体存储设备所执行的测试中有许多情形。
图11为一框图，显示依据本发明的第二实施例的半导体存储设备。
如所示，半导体存储设备包括一单元阵列20、一位线感测放大器阵列60、一位线感测放大器控制块172、一X译码器171、一Y译码器176、一X-路径控制块174、一Y-译码器控制块178、一局部I/O线预充电块190、一局部预充电信号产生器179、一写驱动器200与一写驱动器控制块290。
参考图11，该半导体存储设备类似于图4中所示之半导体存储设备。所以，关于以上所描述块之一详细描述在此被省略，然而，半导体存储设备进一步还包括一耦合至局部I/O线对LIO与LIOB的测试电压供应装置400。
于此，写驱动器200在测试模式期间不产生任何预定测试电压，写驱动器200在功能上非常相似于传统半导体存储设备中之写驱动器，在测试模式期间，预定测试电压自测试电压供应装置被产生。另外，由于两个不同的测试电压可分别被供应至第一与第二局部I/O线，被包括于位线感测放大器阵列60中的预充电块在测试模式未被启动。
相同地，在图11中所示的半导体存储设备中，多个位线对，例如BL与BLB被耦合至区段I/O线对SIO与SIOB，且多个区段I/O线，例如SIO与SIOB被耦合至局部I/O对LIO与LIOB，即一第一局部I/O线与一第二局部I/O线。
具有两个切换块：第一个响应于列控制信号Yi用以连接或断接位线对至区段I/O线对，第二个响应于一数据I/O控制信号iosw用以连接或断接区段I/O线对至局部I/O线对。
由测试电压供应装置400产生预定测试电压，并将其供应至局部线对LIO与LIOB。接着，经由第二切换块，预定测试电压被传送至区段I/O线对SIO与SIOB。之后，经由第一切换块，响应于列控制信号Yi预定测试电压被供应至位线对BL与BLB。
图12为一框图，描述如图11中所示之测试电压供应块400之一例示实施例。
如所示，写驱动器200与局部I/O线预充电块190被描述。此外，测试电压供应装置，例如401被描述。
这里，在测试模式期间，测试电压供应装置401响应于第一测试电压控制信号TM_VCORE与第二测试电压控制信号TM_VSS产生预定测试电压。
测试电压供应装置401包括一反相器，用以反相第一测试电压控制信号TM_VCORE、一第一至一第四控制晶体管。分别被耦合至核心电压VCORE的第一与第三控制晶体管响应于反相器之一输出信号输出核心电压VCORE至第一与第二局部I/O线LIO与LIOB，且分别被耦合至接地VSS的第二与第四控制晶体管响应于第二测试电压控制信号TM_VSS输出接地VSS至第一与第二局部I/O线LIO与LIOB。
图13为一框图，描述如图11中所示的测试电压供应块400的另一例示实施例。
如所示，测试电压供应装置，例如411，写驱动器200与写驱动器控制块290的部分电路被描述。
这里，在测试模式下，测试电压供应装置411响应于一第一至一第四测试电压控制信号TM_VC_BL、TM_SS_BL、TM_VC_BLB与TM_SS_BLB可产生两个不同的预定测试电压。
测试电压供应装置411包括一第一控制反相器用以反相第一测试电压控制信号TM_VC_BL、一第二控制反相器用以反相第三测试电压控制信号TM_VC_BLB、一第一至一第四控制晶体管。耦合至核心电压VCORE的第一与第三控制晶体管响应于第一与第二控制反相器的输出信号分别输出核心电压VCORE至第一与第二局部I/O线LIO与LIOB，且耦合至接地VSS的第二与第四控制晶体管响应于第二与第四测试电压控制信号TM_SS_BL与TM_SS_BLB分别输出接地VSS至第一与第二局部I/O线LIO与LIOB。
与图12相比，示于图13之测试电压供应装置411通过使用第一至第四测试电压控制信号TM_VC_BL、TM_SS_BL、TM_VC_BLB与TM_SS_BLB可执行具有多种情形的测试，即，示于图13的测试电压供应装置411可供应两个不同的逻辑电平电压至第一与第二局部I/O线。
图14A与14B为框图，描述如图13中所示的响应于偶数与奇数局部I/O线对的测试电压供应块411。
如所示，偶数测试电压供应块例如412与奇数测试电压供应块，例如413，在结构上与图13所示的测试电压供应块411相同。
然而，包括偶数测试电压供应块412与奇数测试电压供应块413之半导体存储设备对应于8个测试电压控制信号可执行具有更多情形的测试。
如上所描述，信号TM_VC_EV与每一偶数局部I/O线对的第一偶数局部I/O线LIO_EV相关，信号TM_VC_EVB与每一偶数局部I/O线对的第二偶数局部I/O线LIOB_EV相关。而且，由于信号TM_VC_EV被对应于偶数位线对，信号TM_VC_OD被对应于奇数位线对，更具体地，每一奇数局部I/O线对的第一奇数局部I/O线LIO_OD和信号TM_VC_ODB被对应于每一奇数局部I/O线对的第二奇数局部I/O线LIOB_OD。
而且，信号TM_VC_EV与TM_VC_OD用以供应一逻辑高电平电压至偶数与奇数局部I/O线的每一第一局部I/O线且信号TM_SS_EV与TM_SS_OD用以供应一逻辑低电平电压至偶数与奇数局部I/O线的每一第一局部I/O线。同样，信号TM_SS_EVB与TM_SS_ODB是用以供应一逻辑低电平电压至所述偶数与奇数局部I/O线的每一第二局部I/O线。
于此，可由第二测试判定块产生多个测试电压控制信号，例如TM_VC_OD，如图10A至10D中所述。
图15为一框图，显示依据本发明的第三实施例的半导体存储设备。
如所示，半导体存储设备包括一单元阵列20、一位线感测放大器阵列60、一位线感测放大器控制块172、一X译码器171、一Y译码器176、一X-路径控制块174、一Y-译码器控制块178、一局部I/O线预充电块190’、一局部预充电信号产生器179、一写驱动器200与一写驱动器控制块290。
参考图11，半导体存储设备除所述局部I/O线预充电块190’外，与图4所示半导体存储设备类似，所以，在此省略关于上述块的详细描述。
与图4与11相比，半导体存储设备不包括在测试模式下用以产生一预定的测试电压的测试电压供应装置400，或在测试模式下用以产生一预定的测试电压的写驱动器200，且在正常模式下传送一输入数据至每一局部I/O线。然而，局部I/O线预充电块190’可输出一预定测试电压至每一局部I/O线对LIO与LIOB。
而且，局部I/O线预充电块190’接收第一测试模式信号TM_VCORE与第二测试模式信号TM_VSS，以由此在测试模式下产生一预定测试电压至所述局部I/O线对LIO与LIOB。
同样，在图15所示的半导体存储设备中，多个位线对，例如BL与BLB被耦合至区段I/O线对SIO与SIOB，多个区段I/O线，例如SIO与SIOB被耦合至局部I/O线对LIO与LIOB，即第一局部I/O线与第二局部I/O线。
有两个切换块：一第一个响应于列控制信号Yi用于连接或断接位线对至区段I/O线对，第二个响应于一数据I/O控制信号iosw用以连接或断接区段I/O线对至局部I/O线对。
所述预定测试电压由局部I/O线预充电块190’产生且被供应至局部I/O线对LIO与LIOB。接着经由第二切换块，预定测试电压被传送至区段I/O线对SIO与SIOB。接着，响应于列控制信号Yi，预定测试电压经由第一切换块被供应至位线对BL与BLB。
图16为一电路图，描述如图15中所示的局部I/O线预充电块190’。
如所示，局部I/O线预充电块190’包括一反相器、一逻辑NOR门与六个晶体管。
在传统半导体存储设备中，局部I/O线预充电块包括第一至第三晶体管，每一个由预充电命令信号LIO_RSTB所控制。接着，响对应于预充电命令信号LIO_RSTB，局部I/O线预充电块预充电所述核心电压VCORE至第一与第二局部I/O线LIO与LIOB。
然而，在本发明中，局部I/O线预充电块190’输出核心电压VCORE与接地VSS之一至第一与第二局部I/O线对LIO与LIOB，详细地，如果信号TM_VCORE被启动，局部I/O线预充电块190’供应核心电压VCORE，即一逻辑高电平信号至第一与第二局部I/O线LIO与LIOB，且如果信号TM_VSS被启动，则局部I/O线预充电块190’供应接地VSS，即一逻辑低电平信号，至第一与第二局部I/O线对LIO与LIOB。
在另一方面，因为局部I/O线预充电块190’产生一预定测试电压，用以执行半导体存储设备之后台测试，因此不可能在测试模式下供应两种不同的测试电压至第一与第二局部I/O线。即，图15与16所示的半导体存储设备的后台测试可基于偶数与奇数位线对，而非基于每一位线对的第一与第二位线被执行。
如以上所描述，依据本发明的用以在半导体存储设备中执行一后台写测试的方法包括步骤S10产生至少一测试命令信号，步骤S20准备一测试路径用以响应于测试命令信号将所输出的预定测试电压传至单位单元，步骤S40供应预定测试电压至一局部I/O线对，且S60读取单位单元之一储存的数据以符合后台写测试的结果。
而且，在步骤S10中，响应于一测试模式启动信号自测试判定块输出至少一测试命令信号。而且所述测试判定块包括多个测试命令信号组，例如两个测试模式信号、四测试模式信号与八测试电压控制信号，每一个依据后台写测试的目标和范围被输出。
在依据本发明之半导体存储设备中，多个位线对，例如BL与BLB被耦合至区段I/O线对SIO与SIOB，与多个区段I/O线，例如SIO与SIOB被耦合至局部I/O线对LIO与LIOB，即一第一局部I/O线与一第二局部I/O线。
有两个切换块：一第一个响应于列控制信号Yi用以连接或断接位线对至区段I/O线对，第二个响应于一数据I/O控制信号iosw，用以连接或断接区段I/O线对至局部I/O线对。
预定测试电压由写驱动器200’、测试电压供应装置400或局部I/O线预充电块190’产生且被供应至局部线对LIO与LIOB。接着，经由第二切换块，预定测试电压被传送至区段I/O线对SIO与SIOB，再接着，响应于列控制信号Yi，经由第一切换块，预定测试电压被供应至位线对BL与BLB。
最后地，在步骤S60中，通过感测储存于单位单元中的对应于一准备的数据路径的数据，核对经由该准备的数据路径所输入之预定测试电压。如果数据与预定测试电压不匹配，则半导体存储设备具有一错误。即它意指半导体存储设备有一瑕疵单位单元或在每一单位单元与局部I/O线对之间有一故障数据路径。
在此，参考表2至4，半导体存储设备中所执行之多个测试情形被更加描述。
在本发明中，测试可在偶数与奇数位线对、每一位线对的第一与第二位线，或偶数与奇数位线对与每一位线对的第一与第二位线的基础上被执行。依据该测试，测试控制信号的数目是不同的。
在表2与4中，后台测试的代表例被描述。在最大时，后台测试具有16种情形，但16种情形中的一些在后台测试中常常不被使用。例如在四个位线，即偶位线、偶位线杠、奇位线与奇位线杠中的三个具有相同逻辑值的情形，例如H，H，H与L是不常用的。
为达成所述多种情形，半导体存储设备可接收二个、四个或九个测试控制信号。如果半导体存储设备包括图8A与8B或图10A至10D所描述的测试判定块，则半导体存储设备可通过使用最少数目的测试控制信号进行后台测试。
而且，在以上所描述之半导体存储设备中，预定测试电压被供应至局部I/O线对。然而，可依据后台测试的目标将预定测试电压供应至其它。
在本发明中，虽然通过简化的制造方法与一适中的制造成本被制成，一半导体存储设备可执行各种可靠性测试。
此外，因为，半导体存储设备具有附加模块且有电线在它的周围区域以执行一可靠性测试，可减少制造步骤或半导体存储设备之覆镀。
而且，更特定地，通过在后台测试中供应不同测试电压至位线对所组成的第一与第二位线，半导体存储设备可在不同的类型中执行后台测试用于一可靠性测试。
本发明包括关于在2004年7月29日向韩国专利局提交的韩国专利申请号No.2004-59668的发明主题，这里参考引用其全部内容。
虽然本发明关于特别实施例被描述，然而，各种改变与修改可被达成而不用脱离如以下申请专利范围所界定的本发明精神与范围对本专业技术人员将是明显的。
主要组件符号说明
YISW                       第一开关
IOSW                       第二开关
RTO                        第一放大电压
VBLP                       测试数据电压
WDRV                       写驱动器
lio0至lio3                 局部I/O线
sio0至sio3                 区段I/O线
BL0至BLS                   位线
20                         单元阵列
60                         位线感测放大器
100                        区段
171                        X译码器
172                        位线感测放大器控制块
174                        X-路径控制块
176                       Y译码器
178                       Y-译码器控制块
179                       局部预充电信号产生器
190，190’                局部I/O线预充电块
200，200’                写驱动器
220                       数据接收块
240                       锁存块
260                       测试电压产生块
290                       写驱动器控制块
400，401，411，412，413   测试电压供应装置

Claims (46)

1.一种半导体存储设备，用以执行可靠性测试，包括：
写驱动块，用以在测试模式下产生预定的测试电压，且在正常模式下在数据存取操作期间将自外部电路输入的数据传至局部I/O线对内；
局部I/O线对，其被耦合至所述写驱动块，用以在所述测试模式下接收所述预定的测试电压；且
单元阵列，其具有多个单位单元与多个位线对，所述多个位线对分别具有第一与第二位线且耦合到至少一单位单元，用以自每一局部I/O线对接收所述预定的测试电压，以由此检查在测试模式下可靠性测试的结果。
2.如权利要求1所述的半导体存储设备，进一步包括：
多个区段I/O线对，每一个具有第一与第二区段I/O线，且每一个耦合于每一位线对与每一局部I/O线对之间；
多个第一切换块，响应于第一控制信号用以连接或断接每一位线对至每一区段I/O线对；且
多个第二切换块，响应于第二控制信号用以连接或断接每一区段I/O线对至每一局部I/O线对；
其中，所述第一与第二控制信号分别对应于被输入至所述半导体存储设备的地址与命令信号。
3.如权利要求3所述的半导体存储设备，进一步包括局部I/O线预充电块，用以预充电所述局部I/O线对。
4.如权利要求3所述的半导体存储设备，其中所述写驱动器包括：
数据接收块，用以接收所述输入的数据信号、预充电命令信号与写使能信号并产生第一与第二输出信号；
锁存块，用以分别接收并锁存第一与第二输出信号以输出反相第一输出信号与反相第二输出信号；以及
测试电压产生块，用以接收所述反相第一输出信号、反相第二输出信号以及第一与第二测试模式信号，以由此响应于第一与第二测试模式信号输出所述输入的数据信号与预定的测试电压之一至每一局部I/O线对。
5.如权利要求4所述的半导体存储设备，其中，所述数据接收块包括：
由所述预充电命令信号控制的第一MOS晶体管，用以输出一核心电压作为第一输出信号；
由所述输入的数据信号通过全局I/O线控制的第二MOS晶体管，用以传送一接地；
由所述写使能信号控制的第三MOS晶体管，用以输出自第二MOS晶体管所传送的接地作为第一输出信号；
由所述预充电命令信号控制的第四MOS晶体管，用以输出核心电压作为第二输出信号；
第一反相器，用以反相所述输入的数据信号；
由反相输入数据信号通过全局I/O线控制的第五MOS晶体管，用以传送一接地；且
由所述写使能信号控制的第六MOS晶体管用以输出自第二MOS晶体管所传送的接地作为第二输出信号。
6.如权利要求5所述的半导体存储设备，其中，所述锁存块包括：
由两个环形连接的反相器所构成的第一锁存单元，用以锁存第一输出信号并输出反相第一输出信号至测试电压产生块；且
由两个环形连接的反相器所构成的第二锁存单元，用以锁存第二输出信号并输出反相第二输出信号至测试电压产生块。
7.如权利要求6所述的半导体存储设备，其中，所述测试电压产生块包括：
第一NOR门，用以接收第一测试模式信号与反相第二输出信号，并根据关于所述第一测试模式信号与反相第二输出信号的逻辑NOR操作结果产生第一上拉信号；
第二NOR门，用以接收第二测试模式信号和反相第一输出信号，且输出关于所述第一测试模式信号与反相第二输出信号的逻辑NOR操作的第一结果信号；
第三反相器，用以反相所述第一结果信号以由此产生作为第一下拉信号；
第三NOR门，用以接收第一测试模式信号与反相第一输出信号，并依据关于所述第一测试模式信号与反相第一输出信号的逻辑NOR操作的结果产生一第二上拉信号；
第四NOR门，用以接收第二测试模式信号与反相第二输出信号，并输出关于第一测试模式信号与反相第二输出信号的逻辑NOR操作的第二结果信号；
第三反相器，用以反相所述第二结果信号以由此产生作为第二下拉信号；
由所述第一上拉信号控制的第七MOS晶体管，用以向第二局部I/O线供应一核心电压作为所述输入的数据信号与预定的测试电压之一；
由所述第一下拉信号控制的第八MOS晶体管，用以向第一局部I/O线供应一接地作为所述输入的数据信号和预定的测试电压之一；
由所述第二上拉信号控制的第九MOS晶体管，用以向第二局部I/O线供应一核心电压作为所述输入的数据信号和预定的测试电压之一；且
由所述第二下拉信号控制的第十MOS晶体管，用以向第二局部I/O线供应一接地作为所述输入的数据信号与预定的测试电压之一。
8.如权利要求7所述的半导体存储设备，其中，响应于自半导体存储设备外部所输入的写命令信号和测试命令信号，所述写使能信号被启动。
9.如权利要求3所述的半导体存储设备，其中，所述写驱动器包括：
数据接收块，用以接收所述输入的数据信号、预充电命令信号和写使能信号，并产生第一与第二输出信号；
锁存块，用以分别接收并锁存第一与第二输出信号以输出一反相第一输出信号与一反相第二输出信号；以及
测试电压产生块，用以接收所述反相第一输出信号、反相第二输出信号、第一测试模式信号、第二测试模式信号、第三测试模式信号与一第四测试模式信号以由此响应于第一至第四测试模式信号输出所述输入的数据信号与预定的测试电压之一至每一局部I/O线对。
10.如权利要求9所述的半导体存储设备，其中所述数据接收块包括：
由预充电命令信号控制的第一MOS晶体管，用以输出一核心电压作为第一输出信号；
由所述输入的数据信号通过全局I/O线控制的第二MOS晶体管，用以传送一接地；
由写使能信号控制的第三MOS晶体管，用以输出自第二MOS晶体管所传送的接地作为第一输出信号；
由所述预充电命令信号控制的第四MOS晶体管，用以输出一核心电压作为第二输出信号；
第一反相器，用以反相所述输入的数据信号；
由反相输入的数据信号通过全局I/O线控制的第五MOS晶体管，用以传送一接地；且
由所述写使能信号控制的第六MOS晶体管，用以输出自第二MOS晶体管所传送的接地作为第二输出信号。
11.如权利要求10所述的半导体存储设备，其中锁存块包括：
由两个环形连接的反相器所构成的第一锁存单元，用以锁存第一输出信号并输出一反相第一输出信号至测试电压产生块；且
由两个环形连接的反相器所构成的第二锁存单元，用以锁存第二输出信号并输出一反相第二输出信号至测试电压产生块。
12.如权利要求10所述的半导体存储设备，其中，所述测试电压产生块包括：
第一NOR门，用以接收第一测试模式信号与反相第二输出信号并根据关于所述第一测试模式信号与反相第二输出信号的逻辑NOR操作的结果产生第一上拉信号；
第二NOR门，用以接收第二测试模式信号与反相第一输出信号且输出关于所述第二测试模式信号与反相第二输出信号的逻辑NOR操作的第一结果信号；
第三反相器，用以反相第一结果信号以由此产生作为第一下拉信号；
第三NOR门，用以接收第三测试模式信号与反相第一输出信号并依据关于所述第三测试模式信号与反相第一输出信号的逻辑NOR操作的结果产生第二上拉信号；
第四NOR门，用以接收第四测试模式信号与反相第二输出信号并输出关于第四测试模式信号与反相第二输出信号的逻辑NOR操作的一第二结果信号；
第三反相器，用以反相第二结果信号以由此产生作为一第二下拉信号；
由所述第一上拉信号控制的第七MOS晶体管，用以向第一局部I/O线供应核心电压作为所述输入的数据信号与预定的测试电压之一；
由所述第一下拉信号控制的第八MOS晶体管，用以向第一局部I/O线供应一接地作为所述输入的数据信号与预定的测试电压之一；
由所述第二上拉信号控制的第九MOS晶体管，用以向第二局部I/O线供应一核心电压作为所述输入的数据信号与预定的测试电压之一；以及
由所述第二下拉信号控制的第十MOS晶体管，用以向第二局部I/O线供应一接地作为所述输入的数据信号与预定的测试电压之一。
13.如权利要求12所述的半导体存储设备，其中，响应于自所述半导体存储设备外部所输入的写命令信号与测试命令信号，所述写使能信号被启动。
14.如权利要求1所述的半导体存储设备，进一步包括由测试模式使能信号所使能的测试判定块，用以输出多个测试控制信号至写驱动器。
15.如权利要求14所述的半导体存储设备，其中，所述可靠性测试以奇数与偶数位线对、每一位线对的第一与第二位线，以及奇数与偶数位线对与每一位线对的第一与第二位线之一为基础被执行。
16.如权利要求15所述的半导体存储设备，其中，所述写驱动器包括：
偶数写驱动器，其耦合至偶数位线对；以及
奇数写驱动器，其耦合至奇数位线对。
17.一种半导体存储设备，用以执行可靠性测试，包括：
测试电压产生块，用以在测试模式下产生一预定的测试电压；
局部I/O线对，其耦合至测试电压产生块，用以在测试模式下接收预定的测试电压；以及
单元阵列，其具有多个单位单元与多个位线对，所述多个位线对分别具有第一与第二位线且耦合到至少一个单位单元，用以自每一局部I/O线对接收所述预定的测试电压，以由此检查在测试模式下可靠性测试的结果。
18.如权利要求17所述的半导体存储设备，进一步包括：
局部I/O线预充电块，用以预充电局部I/O线对；以及
写驱动器，用以在一数据存取操作期间将自一外部电路所输入的数据传至所述局部I/O线对内。
19.如权利要求18所述的半导体存储设备，进一步包括由测试模式使能信号所使能的测试判定块，用以输出多个测试控制信号至写驱动器。
20.如权利要求19所述的半导体存储设备，其中，所述可靠性测试以奇数与偶数位线对、每一位线对的第一与第二位线，以及奇数与偶数位线对与每一位线对的第一与第二位线之一为基础被执行。
21.如权利要求20所述的半导体存储设备，其中，所述测试电压产生块包括：
反相器，用以反相第一测试电压控制信号；
第一控制晶体管，响应于所述反相器的输出信号用以输出逻辑高电平电压至局部I/O线对的第一局部I/O线；
第二控制晶体管，响应于第二测试电压控制信号用以输出逻辑低电平电压至局部I/O线对的第一局部I/O线；
第三控制晶体管，响应于反相器的输出信号用以输出逻辑高电平电压至局部I/O线对的第二局部I/O线；
第四控制晶体管，响应于第二测试电压控制信号用以输出逻辑低电平电压至局部I/O线对的第二局部I/O线。
22.如权利要求20所述的半导体存储设备，其中，所述测试电压产生块包括：
第一反相器，用以反相第一测试电压控制信号；
第一控制晶体管，响应于第一反相器的输出信号用以输出逻辑高电平电压至局部I/O线对的第一局部I/O线；
第二控制晶体管，响应于第二测试电压控制信号用以输出逻辑低电平电压至局部I/O线对的第一局部I/O线；
第二反相器，用以反相第三测试电压控制信号；
第三控制晶体管，响应于第二反相器的输出信号用以输出逻辑高电平电压至局部I/O线对的第二局部I/O线；
第四控制晶体管，响应于第四测试电压控制信号用以输出逻辑低电平电压至局部I/O线对的第二局部I/O线。
23.如权利要求20所述的半导体存储设备，其中，所述测试电压产生块包括：
偶数测试电压产生块，其耦合至所述偶数位线对；以及
奇数测试电压产生块，其耦合至所述奇数位线对。
24.一种半导体存储设备，用以执行可靠性测试，包括：
局部I/O线预充电块，用以在测试模式下产生预定的测试电压，且在正常模式下产生核心电压作为局部I/O线预充电电压；
局部I/O线对，其被耦合至局部I/O线预充电块，用以在所述测试模式下接收预定的测试电压；以及
单元阵列，其具有多个单位单元与多个位线对，所述多个位线对分别具有第一与第二位线且耦合至至少一单位单元用以自每一局部I/O线对接收预定的测试电压，以由此在测试模式下检查可靠性测试的结果。
25.如权利要求24所述的半导体存储设备，进一步包括写驱动器，用以在正常模式下在数据存取操作期间将自外部电路所输入的数据传至局部I/O线对内。
26.如权利要求25所述的半导体存储设备，进一步包括由测试模式使能信号所使能的测试判定块，用以输出多个测试控制信号至写驱动器。
27.如权利要求26所述的半导体存储设备，其中，所述可靠性测试以偶数与奇数位线对之一为基础被执行。
28.如权利要求27所述的半导体存储设备，其中，所述局部I/O线预充电块包括：
预充电块，用以在正常模式期间预充电局部I/O线对为核心电压，以及在测试模式期间响应第一测试控制信号输出逻辑高电平电压至局部I/O线对；
接地供应块，用以在测试模式下响应第二测试控制信号输出逻辑低电平电压至局部I/O线对；以及
控制块，用以在正常模式与测试模式下接收预充电命令信号与第一测试控制信号以由此控制所述预充电块。
29.如权利要求28所述的半导体存储设备，其中，所述控制块包括：
反相器，用以转换第一测试控制信号；
逻辑NOR门，用以接收所述反相器的输出信号与预充电命令信号以产生在反相器的输出信号与预充电命令信号之间的逻辑NOR操作的结果信号。
30.如权利要求29所述的半导体存储设备，其中，所述预充电块与接地供应块分别由三个MOS晶体管所构成。
31.一种用以在半导体存储设备中执行后台写测试的方法，包括步骤：
(a)产生至少一个测试命令信号；
(b)准备一测试路径，用以将响应所述测试命令信号输出的一预定测试电压发送进单位单元；
(c)供应所述预定测试电压至局部I/O线对；且
(d)读取所述单位单元的存储数据以符合后台写测试的结果。
32.如权利要求31所述的方法，其中在步骤(a)中，响应于自外部电路所输入的测试模式启动信号自测试判定块输出至少一个测试命令信号。
33.如权利要求31所述的方法，其中，所述测试判定块依据后台写测试的目标与范围，输出两测试模式信号组、四测试模式信号组与八测试电压控制信号组之一。
34.一种半导体存储设备，用以执行后台测试，包括：
测试判定块，用以确定后台写测试的目标与范围并产生至少一个测试控制信号；
测试电压产生块，用以响应于自测试判定块输出的测试控制信号输出至少一个预定测试电压至每一数据线；
测试执行块，其通过每一数据线耦合至所述测试电压产生块，用以接收所述预定测试电压以检查每一数据路径与每一单位单元的故障。
35.如权利要求34所述的半导体存储设备，其中，所述测试判定块被自所述半导体存储设备的输出侧所输入的测试模式使能信号所使能。
36.如权利要求34所述的半导体存储设备，其中，所述测试判定块依据后台写测试的目标与范围，输出两测试模式信号组、四测试模式信号组与八测试电压控制信号组之一。
37.如权利要求36所述的半导体存储设备，其中，所述后台测试依据后台写测试的目标与范围以偶数与奇数位线对、每一位线对的第一与第二位线，以及偶数与奇数位线对与每一位线对的第一与第二位线之一为基础被执行。
38.如权利要求37所述的半导体存储设备，其中，在数据存取操作期间用以将自所述半导体存储设备的外部所输入的数据传进局部I/O线对的写驱动器在测试模式期间被用作测试电压产生块。
39.如权利要求38所述的半导体存储设备，其中，所述写驱动器包括：
数据接收块，用以接收所述输入的数据信号，预充电命令信号与写使能信号，并产生第一与第二输出信号；
锁存块，用以分别接收并锁存第一与第二输出信号以输出反相第一输出信号与反相第二输出信号；且
所述测试电压产生块用以接收所述反相第一输出信号、反相第二输出信号与第一与第二测试模式信号，以由此响应于第一与第二测试模式信号输出所述输入的数据信号与预定的测试电压之一至每一局部I/O线对。
40.如权利要求38所述的半导体存储设备，其中，所述写驱动器包括：
数据接收块，用以接收所述输入的数据信号、一预充电命令信号与一写使能信号且产生第一与第二输出信号；
锁存块，用以分别接收并锁存第一与第二输出信号以输出反相第一输出信号与反相第二输出信号；以及
电压产生块，用以接收所述反相第一输出信号、反相第二输出信号、第一测试模式信号、第二测试模式信号、第三测试模式信号与一第四测试模式信号，以由此响应于第一至第四测试模式信号输出所述输入的数据信号与预定的测试电压之一至每一局部I/O线对。
41.如权利要求37所述的半导体存储设备，其中，在正常模式下，用以产生核心电压作为局部I/O线预充电电压的局部I/O线预充电块在测试模式下被用作测试电压产生块。
42.如权利要求41所述的半导体存储设备，其中，所述局部I/O线预充电块包括：
预充电块，在正常模式期间用以预充电局部I/O线对为所述核心电压，且在测试模式期间响应第一测试控制信号输出逻辑高电平电压至局部I/O线对；
接地供应块，用以在测试模式期间响应第二测试控制信号输出一逻辑低电平电压至局部I/O线对；以及
控制块，用以在正常模式与测试模式期间接收预充电命令信号与第一测试控制信号以由此控制预充电块。
43.如权利要求34所述的半导体存储设备，其中，所述测试执行块包括：
单元阵列，其具有多个单位单元，每一个用以储存所输入的数据；
感测放大块，用以感测与放大存储于单元阵列中的数据；以及
位线对，用以在单元阵列与感测放大块之间传递数据。
44.如权利要求43所述的半导体存储设备，其中，所述数据路径包括：
区段I/O线对，每一个具有第一与第二区段I/O线且每一个耦合至每一位线对；
第一切换块，响应于第一控制信号用以连接或断接每一位线对至每一区段I/O线对；
局部I/O线对，每一个具有第一与第二局部I/O线且每一个耦合至每一区段I/O对；以及
第二切换块，响应于第二控制信号用以连接或断接每一区段I/O线对至每一局部I/O线对；且
其中，所述第一与第二控制信号分别对应于自半导体存储设备的外部所输入的命令信号和地址。
45.如权利要求44所述的半导体存储设备，其中，所述数据线为所述局部I/O线对。
46.如权利要求44所述的半导体存储设备，其中，所述数据线为所述区段I/O线对。
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