CN103226982B - 具有半导体存储电路的半导体装置 - Google Patents

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Abstract

本发明提供具有半导体存储电路的半导体装置，该半导体存储电路具备芯片面积小且能够在没有误动作的情况下切换为测试模式的模式切换电路。该半导体存储电路构成为具备追加了如下电路的模式切换电路：数据比较电路，其检测对通信用的输入端子与用于通信以外的输入端子输入的串行信号相互处于反相关系的情况；解码器电路，其检测串行信号是预定数据的情况，并输出检测信号；控制信号产生电路，其产生控制信号；以及根据这些信号来输出切换为测试模式的信号的电路。

Description

具有半导体存储电路的半导体装置
技术领域
本发明涉及具有半导体存储电路的半导体装置，更详细地涉及能够在没有误动作的情况下容易地进行通常动作模式与测试模式的切换的模式切换电路。
背景技术
对现有的具备半导体存储电路的半导体装置的模式切换电路进行说明。图3是示出现有的模式切换电路的电路图。
现有的模式切换电路具备输入端子501、内部电路502、P型MOS晶体管503、504、N型MOS晶体管505和电压判定电路507。
内部电路502经由电阻506与输入端子501连接。内部电路502具有输入信号用的反相器，被提供电源电压Vcc(例如5V)。电压判定电路507与节点N1连接。P型MOS晶体管503和504以二极管的形式进行连接，并相互反向地连接在输入端子501与电源端子之间。N型MOS晶体管505以二极管的形式进行连接，并连接在输入端子501与接地端子之间。电压判定电路507具备用于检测输入端子501的电压的电压检测用反相器和将检测信号电平变换为电源电压Vcc的变换用反相器。电压检测用反相器的电源被输入节点N1的电压，输入端子被输入电源电压Vcc。变换用反相器的电源被输入电源电压Vcc，输入端子被输入电压检测用反相器的输出信号。电压判定电路507将检测信号输出至内部电路502。
现有的模式切换电路如以下这样地进行动作，从通常模式切换为测试模式(例如，参照专利文献1)。
当对输入端子501输入通常动作时的电压(例如0V～5V)的信号时，因为源极电压从0V变化到5V，所以电压判定电路507的P型MOS晶体管508截止，N型MOS晶体管509导通。因此，电压判定电路507向内部电路502输出高电平信号，从而内部电路502保持通常动作模式。
接着，当对输入端子501输入比通常动作时的电压高的电压(例如10V)时，因为源极电压成为10V，所以电压判定电路507的P型MOS晶体管508导通，N型MOS晶体管509截止。因此，电压判定电路507向内部电路502输出低电平信号，从而内部电路502切换为测试模式。
【专利文献1】日本特开2000-269428号公报
但是，在现有技术中，因为对在通常动作时使用的输入端子施加高电压，所以需要设置用于保护输入端子以及内部电路免受高电压影响的保护晶体管。另外，还需要设置用于判定向输入端子输入高电压的情况的电压判定电路。因此，存在模式切换电路的面积增加的问题。
另外，为了防止不慎进入测试模式，需要使得用于设定测试模式的高电压远远高于通常动作时的输入电压。但是，存在这样的问题：伴随着半导体集成电路中的元件的精细化或元件动作的高速化，导致具有保护功能的晶体管的耐压降低，从而难以确保考虑到电压判定电路偏差的充分裕度(margin)。
发明内容
本发明是鉴于上述课题而完成的，其提供具备半导体存储电路的半导体装置，其具有芯片面积小且能够在没有误动作的情况下切换为测试模式的模式切换电路。
本发明为了解决上述课题，采用如下结构：本发明的具有半导体存储电路的半导体装置具备追加以下电路的模式切换电路：数据比较电路，其检测向通信用的输入端子与用于通信以外的输入端子输入的串行信号彼此处于反转关系的情况；解码器电路，其检测串行信号是预定数据的情况，输出检测信号；控制信号产生电路，其产生控制信号；以及根据这些信号来输出切换为测试模式的信号的电路。
根据本发明，可在不增加芯片面积的情况下构成模式切换电路，该模式切换电路可在没有误动作的情况下切换为测试模式。
附图说明
图1是示出具有半导体存储电路的半导体装置的本实施方式的模式切换电路的电路图。
图2是示出本实施方式的模式切换电路的动作的时序图。
图3是示出现有的具备半导体存储电路的半导体装置的模式切换电路的电路图。
标号说明
100内部电路；120数据变换电路；121数据比较电路；130指令解码器电路；131、132解码器电路；133控制信号产生电路；141、142、143、144SR锁存电路。
具体实施方式
关于本发明的具有半导体存储电路的半导体装置的模式切换电路，对半导体装置具有的半导体存储电路的通信电路进行电路的变更以及追加，由此能够在不输入高电压的情况下切换模式。
详细地说，追加了以下电路：数据比较电路，其检测向通信用的输入端子与用于通信以外的输入端子输入的串行信号彼此处于反转关系的情况；解码器电路，其检测到串行信号是预定数据的情况而输出检测信号；控制信号产生电路，其根据串行信号来产生控制信号；以及根据这些信号来输出切换为测试模式的切换信号的电路。
以下，参照附图来说明本发明的实施方式。
图1是具有半导体存储电路的半导体装置的本实施方式的模式切换电路的电路图。本实施方式是具有双线式的串行数据通信方式(例如I2C总线)的半导体存储电路的模式切换电路。
本实施方式的模式切换电路由输入端子101以及102、时钟端子103、输出端子104、数据变换电路120、数据比较电路121、指令解码器电路130、第一解码器电路131、第二解码器电路132、控制信号产生电路133、SR锁存电路141、142、143、144、OR电路151、152和反相器153、154构成。
数据变换电路120与输入端子101、102、时钟端子103连接。数据比较电路121与输入端子101、102、时钟端子103连接。控制信号产生电路133与输入端子101、时钟端子103连接。数据变换电路120的输出端子与指令解码器电路130、第一解码器电路131、第二解码器电路132连接。数据比较电路121的输出端子与第一解码器电路131、第二解码器电路132连接。指令解码器电路130的第一输出端子与内部电路100连接，第二输出端子(节点NLSX)与SR锁存电路143的输入端子RX连接。第一解码器电路131的输出端子(节点CD1X)与SR锁存电路141的输入端子SX连接。第二解码器电路132的输出端子(节点CD2X)与SR锁存电路141的输入端子RX1、SR锁存电路143的输入端子SX连接。控制信号产生电路133的第一输出端子(节点STOPX)与SR锁存电路141的输入端子RX2、SR锁存电路142的输入端子RX1连接，第二输出端子(节点STARTX)与OR电路151、152的输入端子连接，第三输出端子(节点SYSEN)与SR锁存电路144的输入端子RX2连接。SR锁存电路141的输出端子QX(节点T1SX)与OR电路151的输入端子、SR锁存电路144的输入端子RX1连接。SR锁存电路143的输出端子QX与OR电路152的输入端子连接。OR电路151的输出端子与SR锁存电路142的输入端子SX连接。OR电路152的输出端子与SR锁存电路144的输入端子SX连接。SR锁存电路142的输出端子QX(节点T2NX)与OR电路152的输入端子经由反相器153连接至第二解码器电路132。SR锁存电路144的输出端子QX与SR锁存电路142的输入端子RX2经由反相器154、输出端子104(节点TENB)连接至内部电路100。
输入端子101是利用通常动作的通信来接收串行信号的输入端子。输入端子102是通信以外的输入端子，例如功能选择用信号的输入端子。时钟端子103是利用通常动作的通信来接收时钟信号的输入端子。
数据变换电路120将从输入端子101输入的串行信号变换为并行信号。数据比较电路l21输出比较输入端子101的信号与输入端子102的信号后的结果。在本实施方式中，当输入端子101的信号与输入端子102的信号彼此处于反转关系时，数据比较电路121输出检测信号。指令解码器电路130接收并行信号，向内部电路100输出指令信号。第一解码器电路131根据并行信号来检测第一数据信号(例如7bit)，在输入了数据比较电路121的检测信号的情况下，输出第一数据信号的检测信号。第二解码器电路132根据并行信号来检测第二数据信号(例如7bit)，在输入了数据比较电路121的检测信号与SR锁存电路142的测试模式标志2的情况下，输出第二数据信号的检测信号。控制信号产生电路133根据时钟信号与输入端子101的信号状态，输出启动信号和停止信号，并输出系统控制信号，该系统控制信号控制输出测试信号的SR锁存电路144。
接着，采用时序图来说明本实施方式的模式切换电路的动作。
图2是示出本实施方式的模式切换电路的动作的时序图。
首先，当使时钟端子103与输入端子101成为高电平、使输入端子101从高电平变为低电平时，控制信号产生电路133向第二输出端子(节点STARTX)输出启动信号，使第三输出端子(节点SYSEN)的系统控制信号从低电平变为高电平。在此状态下，向输入端子101与输入端子102输入彼此反相的第一数据信号，向时钟端子103输入时钟信号。数据比较电路121按照每1bit依次比较输入端子101与输入端子102的数据信号，当检测到这些数据信号彼此反相时，将检测信号输出至第一解码器电路131和第二解码器电路132。数据变换电路120将从输入端子101输入的串行信号变换为并行信号，输出至指令解码器电路130、第一解码器电路131和第二解码器电路132。指令解码器电路130接收并行信号，将模式切换电路的初始化信号输出至SR锁存电路143，并将指令信号输出至内部电路100。
当并行信号是第一数据信号且输入了数据比较电路121的检测信号时，第一解码器电路131在第7次时钟信号的定时(检测到并行信号是第一数据信号)，从输出端子(节点CD1X)向SR锁存电路141的输入端子SX输出低电平的脉冲。SR锁存电路141使输出端子QX(节点T1SX)从高电平变为低电平，设定测试模式标志1。
控制信号产生电路133在第8次时钟信号的定时，使第三输出端子(节点SYSEN)从高电平变为低电平，在时钟端子103是高电平、输入端子101从高电平变为低电平时，使第三输出端子从低电平变为高电平。此时，因为还同时输出启动信号，所以OR电路151的输入端子都为低电平，SR锁存电路142的输入端子SX成为低电平。因此，SR锁存电路142使输出端子QX(节点T2NX)从高电平变为低电平，设定测试模式标志2。
这里，在图2的时序图内，以在第8次时钟信号的定时、第一数据信号的第7位数据从高电平变成低电平为前提进行了说明，但也可以在第一数据信号与第二数据信号之间插入1个脉冲，在该脉冲从高电平变为低电平的定时使节点SYSEN从高电平变为低电平，输出启动信号。另外，不限于第8次时钟信号的定时。
此外，还对输入端子101与输入端子102输入彼此反相的第二数据信号，对时钟端子103输入时钟信号。数据比较电路121按照每1bit依次比较输入端子101与输入端子102的数据信号，当检测到这些数据信号彼此反相时，将检测信号输出至第一解码器电路131和第二解码器电路132。
当并行信号是第二数据且输入了数据比较电路121的检测信号与SR锁存电路142的测试模式标志2时，第二解码器电路132在第7次时钟信号的定时(检测并行信号是第二数据信号)中，从输出端子(节点CD2X)向SR锁存电路141的输入端子RX1与SR锁存电路143的输入端子SX输出低电平的脉冲。SR锁存电路141使输出端子QX(节点T1SX)从低电平变为高电平，使测试模式标志1复位。SR锁存电路143使输出端子QX(节点T3RX)从高电平变为低电平，设定测试模式标志3。
控制信号产生电路133同样在第8次时钟信号的定时，使第三输出端子(节点SYSEN)从高电平变为低电平，在时钟端子103是高电平、输入端子101从高电平变为低电平时，使第三输出端子从低电平变为高电平。此时，还同时输出启动信号，所以OR电路152的3个输入端子都为低电平，SR锁存电路144的输入端子SX为低电平。因此，SR锁存电路144使输出端子QX从高电平变为低电平，从而使反相器154的输出端子(节点TENB)成为高电平(切换信号)，使内部电路100成为测试模式。此时，因为SR锁存电路142的输入端子SX是低电平，所以输出端子QX(节点T2NX)从低电平变为高电平，使测试模式标志2复位。
接着，对测试模式的解除方法进行说明。在时钟端子103为高电平时，如果输入端子101从低电平变为高电平，则控制信号产生电路133向第一输出端子(节点STOPX)输出停止信号。SR锁存电路141、142通过停止信号进行复位。同时，控制信号产生电路133使第三输出端子(节点SYSEN)成为低电平，使SR锁存电路144的输出端子QX成为低电平，从而使反相器154的输出端子(节点TENB)成为高电平，解除内部电路100的测试模式。此时，本实施方式的测试模式标志3是已设定的状态，在发送通常动作指令之后的来自时钟端子103的时钟第8次定时，利用指令解码器电路130的输出节点NRMRSTX的1个脉冲进行清除。其中，只要在解除测试模式之后对测试模式标志3进行复位即可，不限于此方法。
如上所述，本实施方式的模式切换电路在检测到向通信用的输入端子101与其它输入端子103输入了彼此反相的第一数据信号与第二数据信号的情况后，输出切换为测试模式的信号，所以能够防止错误地进入测试模式的情况。另外，测试模式的解除只是在时钟信号为高电平时使输入端子101从低电平变为高电平，所以能够容易地进行。
另外，利用具备双线式的串行数据通信方式的半导体存储电路的模式切换电路图说明了本实施方式的模式切换电路，但即使是具备3线式的串行数据通信方式的半导体存储电路，也能够同样地进行实施。
例如，控制信号产生电路133也可构成为根据芯片选择端子的信号来输出启动信号和停止信号，控制输出测试信号的SR锁存电路144。

Claims (4)

1.一种具有半导体存储电路的半导体装置，该半导体存储电路具备输入时钟信号的时钟输入端子与输入数据信号的通信用的第1输入端子，其特征在于，
该半导体装置具有模式切换电路，该模式切换电路具备：
数据比较电路，其检测向所述第1输入端子与第2输入端子输入了彼此反相的数据信号的情况；
第一解码器电路，其检测输入了所述数据信号中的第一数据信号的情况，根据所述数据比较电路的检测信号，输出检测信号；
第二解码器电路，其检测输入了所述数据信号中的第二数据信号的情况，根据所述数据比较电路的检测信号以及所述第一解码器电路的检测信号，输出检测信号；以及
接收所述第一解码器电路与所述第二解码器电路的检测信号而输出向测试模式转移的切换信号的电路。
2.根据权利要求1所述的具有半导体存储电路的半导体装置，其特征在于，
该半导体装置具备输出控制信号的控制信号产生电路，
所述第一解码器电路与所述第二解码器电路的检测信号以及所述切换信号是在接收到所述控制信号时输出的。
3.根据权利要求2所述的具有半导体存储电路的半导体装置，其特征在于，
所述控制信号产生电路根据所述时钟信号与所述第1输入端子的数据信号输出所述控制信号。
4.根据权利要求2所述的具有半导体存储电路的半导体装置，其特征在于，
所述控制信号产生电路根据芯片选择端子的信号输出所述控制信号。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113810029A (zh) * 2020-06-12 2021-12-17 圣邦微电子（北京）股份有限公司 一种检测数据相关性的电路
CN115017095B (zh) * 2022-08-05 2022-11-08 微传智能科技（常州）有限公司 电流输出型ak协议轮速芯片通信系统及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1386283A (zh) * 2000-05-09 2002-12-18 皇家菲利浦电子有限公司 包含sram存储器的集成电路及其测试方法
CN1501407A (zh) * 2002-11-14 2004-06-02 ���µ�����ҵ��ʽ���� 半导体存储装置
CN1728283A (zh) * 2004-07-29 2006-02-01 海力士半导体有限公司 测试半导体存储设备的装置与方法
CN101256824A (zh) * 2007-03-01 2008-09-03 松下电器产业株式会社 半导体集成电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08105947A (ja) * 1994-10-06 1996-04-23 Canon Inc Ｉｃ回路
JP3866444B2 (ja) * 1998-04-22 2007-01-10 東芝マイクロエレクトロニクス株式会社 半導体装置及びその内部信号モニタ方法
JP3883087B2 (ja) * 1998-11-09 2007-02-21 富士通株式会社 半導体記憶装置及び半導体メモリ回路
TW463174B (en) * 1999-02-16 2001-11-11 Fujitsu Ltd Semiconductor device having test mode entry circuit
JP3420967B2 (ja) * 1999-03-17 2003-06-30 株式会社 沖マイクロデザイン 半導体集積回路
JP2002175699A (ja) * 2000-09-27 2002-06-21 Toshiba Corp 半導体装置及び半導体装置のモード設定方法
JP4182740B2 (ja) * 2002-12-06 2008-11-19 沖電気工業株式会社 マイクロコンピュータ
US7443760B2 (en) * 2005-09-29 2008-10-28 Hynix Semiconductor Inc. Multi-port memory device with serial input/output interface
JP4342503B2 (ja) * 2005-10-20 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置および半導体装置の検査方法
KR100931024B1 (ko) * 2008-09-19 2009-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 테스트 모드 신호 생성 장치 및 그의생성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1386283A (zh) * 2000-05-09 2002-12-18 皇家菲利浦电子有限公司 包含sram存储器的集成电路及其测试方法
CN1501407A (zh) * 2002-11-14 2004-06-02 ���µ�����ҵ��ʽ���� 半导体存储装置
CN1728283A (zh) * 2004-07-29 2006-02-01 海力士半导体有限公司 测试半导体存储设备的装置与方法
CN101256824A (zh) * 2007-03-01 2008-09-03 松下电器产业株式会社 半导体集成电路

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Publication number Publication date
TW201345152A (zh) 2013-11-01
TWI556251B (zh) 2016-11-01
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KR20130088055A (ko) 2013-08-07
CN103226982A (zh) 2013-07-31
KR101952967B1 (ko) 2019-02-27
US8730747B2 (en) 2014-05-20
JP5963647B2 (ja) 2016-08-03
US20130194878A1 (en) 2013-08-01

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