TWI556251B - And a semiconductor device having a semiconductor memory circuit - Google Patents

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Description

具備有半導體記憶電路的半導體裝置
本發明係關於具備有半導體記憶電路的半導體裝置，更詳細而言關於不會錯誤地進行一般動作模式和測試模式之切換而可以容易進行之模式切換電路。
針對以往之具備有半導體記憶電路的半導體裝置之模式切換電路予以說明。第3圖為表示以往之模式切換電路的電路圖。
以往之模式切換電路具備有輸入端子501、內部電路502、P型MOS電晶體503、504、N型MOS電晶體505，和電壓判定電路507。
內部電路502係經電阻506而與輸入端子501連接。內部電路502具備輸入訊號用之反相器，被供給電源電壓Vcc(例如，5V)。在節點N1連接有電壓判定電路507。P型MOS電晶體503和504被二極體連接，在輸入端子501和電源端子之間被連接成互相逆向。N型MOS電晶體505被二極體連接，被連接在輸入端子501和接地端子之間。電壓判定電路507具備有用以檢測輸入端子501之電壓的電壓檢測用反相器，和將檢測訊號位準轉換成電源電壓Vcc之轉換用反相器。電壓檢測用反相器係對電源輸入節點N1之電壓，對輸入端子輸入電源電壓Vcc。轉換用反向器係對電源輸入電源電壓Vcc，對輸入端子輸入電壓 檢測用反相器之輸出訊號。電壓判定電路507係將檢測訊號輸出至內部電路502。
以往之模式切換電路係如下述般動作而從一般模式切換至測試模式(例如，參照專利文獻1)。
當對輸入端子501輸入一般動作時之電壓(例如從0V至5V)時，電壓判定電路507之P型MOS電晶體508因源極電壓從0V變化至5V，故成為斷開(OFF)，N型MOS電晶體509導通(ON)。因此，電壓判定電路507因對內部電路502輸出Hi訊號，故內部電路502保持一般動作模式。
接著，當對輸入端子501輸入較一般動作時之電壓高之電壓(例如10V)時，電壓判定電路507之P型MOS電晶體508因源極電壓成為10V，故N型MOS電晶體509成為斷開(OFF)。因此，電壓判定電路507因對內部電路502輸出Lo訊號，故內部電路502切換成測試模式。
〔先前技術文獻〕
〔專利文獻〕
〔專利文件1〕日本特開2000-269428號公報
但是，在以往之技術中，因對於一般動作時被使用之輸入端子施加高電壓，故必須要設置用以保護輸入端子及內部電路避免受到高電壓損壞之保護電晶體。再者，必須 設置用以判定輸入端子被輸入高的電壓之電壓判定電路。因此，有模式切換電路之面積增加的課題。
再者，為了避免在不經意下進入測試模式，用以設定測試模式之高電壓相對於一般動作時之輸入電壓必須相當高。但是，隨著半導體積體電路中之元件之微細化或元件動作之高速化，有具有保護機能之電晶體的耐壓下降，難以確保有考慮到電壓判定電路之偏差的充分界限。
本發明係鑒於上述課題，提供具備有半導體記憶電路的半導體裝置，該具備有半導體記憶電路的半導體裝置具有晶片面積小且不會執行錯誤動作地可切換成測試模式的模式切換電路。
本發明為了解決上述課題，本發明之具備有半導體記憶電路的半導體裝置係構成具備模式切換電路，該模式切換電路追加有：資料比較電路，其係用以檢測出被輸入至通訊用之輸入端子和通訊以外被使用之輸入端子之串列訊號具有互相反轉關係；解碼器電路，其係用以檢測出串列訊號為特定之資料而輸出檢測訊號；控制訊號產生電路，其係用以產生控制訊號；及輸出電路，其係用以輸出以該些訊號為根據而切換至測試模式之訊號。
若藉由本發明時，可以不會增加晶片面積地構成不會 進行錯誤動作而可以切換成測試模式之模式切換電路。
本發明之具備有半導體記憶電路的半導體裝置之模式切換電路係藉由對半導體裝置所具備之半導體記憶電路之通訊電路變更及追加電路，而可以不會輸入高電壓地切換模式。
更詳細而言，追加有：資料比較電路，其係用以檢測出被輸入於通訊用之輸入端子和通訊之外被使用之輸入端子的串列訊號具有互相反轉關係；解碼器電路，其係用以檢測出串列訊號為特定資料而輸出檢測訊號；控制訊號產生電路，其係用以以串列訊號為根據而產生控制訊號；和輸出電路，其係用以輸出以該些訊號為根據而切換至測試模式。
以下，針對本發明之實施型態，參考圖面而予以說明。
第1圖為表示具備有半導體記憶電路之半導體裝置之本實施型態之模式切換電路的電路圖。在本實施型態中，具備有2線式之串列資料通訊方式(例如I2C匯流排)之半導體記憶電路之模式切換電路。
本實施型態之模式切換電路係由輸入端子101及102、時脈端子103、輸出端子104、資料轉換電路120、資料比較電路121、指令解碼器電路130、第一解碼器電路131、第二解碼器電路132、控制訊號產生電路133、 SR閂鎖電路141、142、143、144、OR電路151、152和反相器153、154所構成。
資料轉換電路120係連接輸入端子101、102和時脈端子103。資料比較電路121係連接輸入端子101、102和時脈端子103。控制訊號產生電路133係連接輸入端子101和時脈端子103。資料轉換電路120之輸出端子被連接於指令解碼器電路130和第一解碼器電路131和第二解碼器電路132。資料比較電路121之輸出端子被連接於第一解碼器電路131和第二解碼器電路132。指令解碼器電路130係第一輸出端子被連接於內部電路100，第二輸出端子(節點NLSX)被連接於SR閂鎖電路143之輸入端子RX。第一解碼器電路131係輸出端子(節點D1X)被連接於SR閂鎖電路141之輸入端子SX。第二解碼器電路132之輸出端子(節點D2X)被連接於SR閂鎖電路141之輸入端子RX1和SR閂鎖電路143之輸入端子SX。控制訊號產生電路133係第一輸出端子(節點STOPX)被連接於SR閂鎖電路141之輸入端子RX2，和SR閂鎖電路142之輸入端子RX1，第二輸出端子(節點STARTX)被連接於OR電路151、152之輸入端子，第三輸出端子(節點SYSEN)被連接於SR閂鎖電路144之輸入端子RX2。SR閂鎖電路141之輸出端子QX(節點T1SX)係被連接於OR電路151之輸入端子和SR閂鎖電路144之輸入端子RX1。SR閂鎖電路143之輸出端子QX係被連接於OR電路152之輸入端子。OR電路151之輸出端子係被連接 於SR閂鎖電路142之輸入端子SX。OR電路152之輸出端子係被連接於SR閂鎖電路144之輸入端子SX。SR閂鎖電路142之輸出端子QX(節點T2NX)係被連接於OR電路152之輸入端子和經反相器153而連接於第二解碼器電路132。SR閂鎖電路144之輸出端子QX係被連接於SR閂鎖電路142之輸入端子RX2，和經反相器154和輸出端子104(節點TENB)而連接於內部電路100。
輸入端子101係在一般動作之通訊接收串列訊號之輸入端子。輸入端子102係通訊以外之輸入端子，例如功能選擇用訊號之輸入端子。時脈端子103係在一般動作之通訊接收串列訊號之輸入端子。
資料轉換變路120係將從輸入端子101所輸入之串列訊號轉換成並列訊號。資料比較電路121係輸出比較輸入端子101之訊號和輸入端子102之訊號的結果。在本實施型態中，當輸入端子101之訊號和輸入端子102之訊號互相具有反轉關係時，資料比較電路121輸出檢測訊號。指令解碼器電路130係接收串列訊號而對內部電路100輸出指令訊號。第一解碼器電路131係從串列訊號檢測出第一資料訊號(例如7bit)，於資料比較電路121之檢測訊號被輸入時，輸出第一資料訊號之檢測訊號。第二解碼器電路132係從串列訊號檢測出第二資料訊號(例如7bit)，於資料比較電路121之檢測訊號和SR閂鎖電路142之測試模式旗標2被輸入時，輸出第二資料訊號之檢測訊號。控制訊號產生電路133係藉由時脈訊號和輸入端子101之 訊號狀態，輸出啟動訊號和停止訊號，輸出系統控制訊號，該系統控制訊號係用以控制輸出測試訊號之SR閂鎖電路144。
接著，使用時序圖說明本實施型態之模式切換電路之動作。
第2圖為表示本實施型態之模式切換電路之動作的時序圖。
首先，當將時脈端子103和輸入端子101設為Hi，而使輸入端子101從Hi成為Lo時，控制訊號產生電路133係對第二輸出端子(節點STARTX)輸出啟動訊號，使第三輸出端子(節點SYSEN)之系統控制訊號從Lo成為Hi。在其狀態下，在輸入端子101和輸入端子102輸入成為互相逆相之第一資料訊號，在時脈端子103輸入時脈訊號。資料比較電路121係以1bit逐次比較輸入端子101和輸入端子102之資料訊號，當檢測出該些資料訊號互相為逆相時，將檢測訊號輸出至第一解碼器電路131和第二解碼器電路132。資料轉換電路120係將從輸入端子101輸入之串列訊號轉換成並列訊號，輸出至指令解碼器電路130和第一解碼器電路131和第二解碼器電路132。指令解碼器電路130係接收串列訊號，而將模式切換電路之初期化訊號輸出至SR閂鎖電路143，並將指令訊號輸出至內部電路100。
第一解碼器電路131係當並列訊號為第一資料訊號，並且被輸入資料比較電路122之檢測訊號時，在第7個時 脈訊號之時序(檢測出並列訊號為第一資料訊號)，將Lo之脈衝從輸出端子(節點CD1X)輸出至SR閂鎖電路141之輸入端子SX。SR閂鎖電路141係使輸出端子QX(節點T1SX)從Hi成為Lo，設定測試模式旗標1。
控制訊號產生電路133係在第8個時脈訊號之時序，使第三輸出端子(節點SYSEN)從Hi成為Lo，在時脈端子103為Hi，輸入端子101從Hi成為Lo之時，從Lo變為Hi。此時，因啟動訊號也同時被輸出，故OR電路151之輸入端子任一者皆成為Lo，SR閂鎖電路142之輸入端子SX成為Lo。因此，SR閂鎖電路142係使輸出端子QX(節點T2NX)從Hi成為Lo，設定測試模式旗標2。
在此，第2圖之時序圖中，係以在第8個時脈訊號之時序中第一資料訊號之第7位元之資料從Hi成為Lo為前提而予以說明，但是即使在第一資料訊號和第二資料訊號之期間放入1脈衝，在其脈衝從Hi成為Lo之時序中使節點SYSEN從Hi成為Lo，輸出啟動訊號亦可。再者，並不限定於第8個時脈訊號之時序。
並且，在輸入端子101和輸入端子102輸入成為互相逆相之第二資料訊號，在時脈端子103輸入時脈訊號。資料比較電路121係以1bit逐次比較輸入端子101和輸入端子102之資料訊號，當檢測出該些資料訊號互相為逆相時，將檢測訊號輸出至第一解碼器電路131和第二解碼器電路132。
第二解碼器電路132係當並列訊號為第二資料，並且 被輸入資料比較電路121之檢測訊號和SR閂鎖電路142之測試模式期標2時，在第7個時脈訊號之時序(檢測出並列訊號為第二資料訊號)，將Lo之脈衝從輸出端子(節點CD2X)輸出至SR閂鎖電路141之輸入端子RX1和SR閂鎖電路143之輸入端子SX。SR閂鎖電路141係使輸出端子QX(節點T1SX)從Lo成為Hi，設定測試模式旗標1。SR閂鎖電路143係使輸出端子QX(節點T3RX)從Hi成為Lo，設定測試模式旗標3。
控制訊號產生電路133同樣在第8個時脈訊號之時序，使第三輸出端子(節點SYSEN)從Hi成為Lo，在時脈端子103為Hi，輸入端子101從Hi成為Lo之時，從Lo變為Hi。此時，因啟動訊號也同時被輸出，故OR電路152之輸入端子三個皆成為Lo，SR閂鎖電路144之輸入端子SX成為Lo。因此，SR閂鎖電路144係使輸出端子QX從Hi成為Lo，因此將反相器154之輸出端子(節點TENB)變為Hi(切換訊號)，而使內部電路100成為測試模式。此時，因SR閂鎖電路142之輸入端子SX成為Lo，故輸出端子QX(節點T2NX)從Lo成為Hi，測試模式旗標2被重置。
接著，針對測試模式之解法予以說明。時脈端子103為Hi之時，當使輸入端子101從Lo成為Hi時，控制訊號產生電路133對第一輸出端子(節點STOPX)輸出停止訊號。SR閂鎖電路141、142係藉由停止訊號而被重置。同時，控制訊號產生電路133係使第三輸出端子(節點 SYSEN)成為Lo，而使SR閂鎖電路144之輸出端子QX成為Lo，因此使反相器154之輸出端子(節點TENB)成為Hi，而解除內部電路100之測試模式。此時，本實施型態之測試模式旗標3雖然為被設定之狀態，但是在從發送一般動作指令後之時脈端子103起第8個時脈的時序中，藉由指令解碼器電路130之輸出節點NRMRSTX之1脈衝而被取消。但是，測試模式旗標3若於解除測試模式後被重置即可，並不限定於該方法。
如上述說明般，因本實施型態之模式切換電路係檢測出互相成為逆相之第一資料訊號和第二資料訊號被輸入至通訊用之輸入端子101和其他之輸入端子103，對測試模式輸出切換訊號，故可以防止錯誤地進入至測試模式之情形。再者，測試模式之解除因僅於時脈訊號為Hi之時使輸入端子101從Lo成為Hi，故可較容易。
再者，本實施型態之模式切換電路係以具備有2線式之串列資料通訊方式之半導體記憶電路的模式切換電路圖而予以說明，但是即使為具備有3線式之串列通訊方式之半導體記憶電路也同樣可實施。
例如，控制訊號產生電路133即使藉由晶片選擇端子之訊號，輸出啟動訊號和停止訊號，使成為控制輸出測試訊號之SR閂鎖電路144之構成亦可。
100‧‧‧內部電路
120‧‧‧資料轉換電路
121‧‧‧資料比較電路
130‧‧‧指令解碼器電路
131、132‧‧‧解碼器電路
133‧‧‧控制訊號產生電路
141、142、143、144‧‧‧SR閂鎖電路
第1圖為表示具備有半導體記憶電路之半導體裝置之 本實施型態之模式切換電路的電路圖。
第2圖為表示本實施型態之模式切換電路之動作的時序圖。
第3圖為表示具備有以往之半導體記憶電路之半導體裝置之模式切換電路的電路圖。
100‧‧‧內部電路
101‧‧‧輸入端子
102‧‧‧輸入端子
103‧‧‧時脈端子
104‧‧‧輸出端子
120‧‧‧資料轉換電路
121‧‧‧資料比較電路
130‧‧‧指令解碼器電路
131、132‧‧‧解碼器電路
133‧‧‧控制訊號產生電路
141、142、143、144‧‧‧SR閂鎖電路
151‧‧‧OR電路
152‧‧‧OR電路
153‧‧‧反相器
154‧‧‧反相器

Claims (4)

  1. 一種具備有半導體記憶電路的半導體裝置，具有被輸入時脈訊號之時脈輸入端子和被輸入資料訊號之通訊用之第1輸入端子，該具備有半導體記憶電路的半導體裝置之特徵為：具有模式切換電路，且該模式切換電路具備：資料比較電路，其係用以檢測出在上述第1輸入端子和第2輸入端子被輸入互相逆相的資料訊號；第一解碼器電路，其係用以檢測出被輸入上述資料訊號中之第一資料訊號，與上述資料比較電路之檢測訊號一併輸出檢測訊號；第二解碼器電路，其係用以檢測出被輸入上述資料訊號中之第二資料訊號，與上述資料比較電路之檢測訊號及上述第一解碼器電路之檢測訊號一併輸出檢測訊號；及輸出電路，其係用以輸出接受上述第一解碼器電路和上述第二解碼器電路之檢測訊號而移行至測試模式的切換訊號。
  2. 如申請專利範圍第1項所記載之具備有半導體記憶電路的半導體裝置，其中具備輸出控制訊號之控制訊號產生電路，上述第一解碼器電路和上述第二解碼器電路之檢測訊號及上述切換訊號係於接受到上述控制訊號之時被輸出。
  3. 如申請專利範圍第2項所記載之具備有半導體記憶電路的半導體裝置，其中上述控制訊號產生電路係藉由上述時脈訊號和上述第 1輸入端子之資料訊號而輸出上述控制訊號。
  4. 如申請專利範圍第2項所記載之具備有半導體記憶電路的半導體裝置，其中上述控制訊號產生電路係藉由晶片選擇端子之訊號而輸出上述控制訊號。
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