KR101952967B1 - 반도체 기억 회로를 구비한 반도체 장치 - Google Patents

반도체 기억 회로를 구비한 반도체 장치 Download PDF

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Abstract

(과제) 칩 면적이 작고, 오동작하지 않고 테스트 모드로 전환할 수 있는 모드 전환 회로를 가진 반도체 기억 회로를 구비한 반도체 장치를 제공한다.
(해결 수단) 통신용 입력 단자와 통신 이외에 사용되는 입력 단자에 입력되는 시리얼 신호가 서로 반전 관계에 있는 것을 검출하는 데이터 비교 회로와, 시리얼 신호가 소정의 데이터인 것을 검출하여 검출 신호를 출력하는 디코더 회로와, 제어 신호를 발생시키는 제어 신호 발생 회로와, 그것들의 신호를 기초로 테스트 모드로 전환하는 신호를 출력하는 회로를 추가한 모드 전환 회로를 구비한 구성으로 하였다.

Description

반도체 기억 회로를 구비한 반도체 장치{SEMICONDUCTOR DEVICE HAVING SEMICONDUCTOR MEMORY CIRCUIT}
본 발명은, 반도체 기억 회로를 구비한 반도체 장치에 관한 것으로, 보다 상세하게는 통상 동작 모드와 테스트 모드의 전환을 오동작하지 않고 용이하게 실시할 수 있는 모드 전환 회로에 관한 것이다.
종래의 반도체 기억 회로를 구비한 반도체 장치의 모드 전환 회로에 대해 설명한다. 도 3 은, 종래의 모드 전환 회로를 나타내는 회로도이다.
종래의 모드 전환 회로는, 입력 단자 (501) 와, 내부 회로 (502) 와, P 형 MOS 트랜지스터 (503, 504) 와, N 형 MOS 트랜지스터 (505) 와, 전압 판정 회로 (507) 를 구비하고 있다.
내부 회로 (502) 는, 저항 (506) 을 통하여 입력 단자 (501) 와 접속된다. 내부 회로 (502) 는, 입력 신호용 인버터를 구비하고, 전원 전압 (Vcc) (예를 들어 5 V) 이 공급된다. 노드 (N1) 에는, 전압 판정 회로 (507) 가 접속되어 있다. P 형 MOS 트랜지스터 (503 와 504) 는, 다이오드 접속되고, 입력 단자 (501) 와 전원 단자 사이에 서로 역방향으로 접속되어 있다. N 형 MOS 트랜지스터 (505) 는, 다이오드 접속되고, 입력 단자 (501) 와 접지 단자 사이에 접속되어 있다. 전압 판정 회로 (507) 는, 입력 단자 (501) 의 전압을 검출하기 위한 전압 검출용 인버터와, 검출 신호를 전원 전압 (Vcc) 으로 레벨 변환하는 변환용 인버터를 구비하고 있다. 전압 검출용 인버터는, 전원에 노드 (N1) 의 전압이 입력되고, 입력 단자에 전원 전압 (Vcc) 이 입력된다. 변환용 인버터는, 전원에 전원 전압 (Vcc) 이 입력되고, 입력 단자에 전압 검출용 인버터의 출력 신호가 입력된다. 전압 판정 회로 (507) 는, 검출 신호를 내부 회로 (502) 에 출력한다.
종래의 모드 전환 회로는, 이하와 같이 동작하여 통상 모드에서 테스트 모드로 전환한다 (예를 들어, 특허문헌 1 참조).
입력 단자 (501) 에 통상 동작시의 전압 (예를 들어 0 V 내지 5 V) 의 신호가 입력되면, 전압 판정 회로 (507) 의 P 형 MOS 트랜지스터 (508) 는, 소스 전압이 0 V 내지 5 V 에서 변화하기 때문에 오프가 되고, N 형 MOS 트랜지스터 (509) 는 온이 된다. 따라서, 전압 판정 회로 (507) 는 내부 회로 (502) 에 Hi 신호를 출력하기 때문에, 내부 회로 (502) 는 통상 동작 모드를 유지한다.
다음으로, 입력 단자 (501) 에 통상 동작시의 전압보다 높은 전압 (예를 들어 10 V) 이 입력되면, 전압 판정 회로 (507) 의 P 형 MOS 트랜지스터 (508) 는, 소스 전압이 10 V 가 되기 때문에 온이 되고, N 형 MOS 트랜지스터 (509) 는 오프가 된다. 따라서, 전압 판정 회로 (507) 는 내부 회로 (502) 에 Lo 신호를 출력하기 때문에, 내부 회로 (502) 는 테스트 모드로 전환된다.
일본 공개특허공보 2000-269428호
그러나, 종래의 기술에서는, 통상 동작시에 사용되는 입력 단자에 고전압을 인가하기 때문에, 입력 단자 및 내부 회로를 고전압으로부터 보호하기 위한 보호 트랜지스터를 형성할 필요가 있다. 또, 입력 단자에 높은 전압이 입력된 것을 판정하기 위한 전압 판정 회로를 형성할 필요가 있다. 따라서, 모드 전환 회로의 면적이 증가한다는 과제가 있었다.
또, 의도치 않게 테스트 모드에 들어가지 않도록 하기 위해서는, 테스트 모드를 설정하기 위한 고전압은, 통상 동작시의 입력 전압에 대해 충분히 높게 할 필요가 있다. 그러나, 반도체 집적 회로에 있어서의 소자의 미세화나 소자 동작의 고속화에 수반하여, 보호 기능을 갖는 트랜지스터의 내압이 저하되고, 전압 판정 회로의 편차를 고려한 충분한 마진을 확보하는 것이 곤란하다는 과제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 칩 면적이 작고, 오동작하지 않고 테스트 모드로 전환할 수 있는 모드 전환 회로를 가진 반도체 기억 회로를 구비한 반도체 장치를 제공한다.
본 발명은, 상기 과제를 해결하기 위해 본 발명의 반도체 기억 회로를 구비한 반도체 장치는, 통신용 입력 단자와 통신 이외에 사용되는 입력 단자에 입력되는 시리얼 신호가 서로 반전 관계에 있는 것을 검출하는 데이터 비교 회로와, 시리얼 신호가 소정의 데이터인 것을 검출하여 검출 신호를 출력하는 디코더 회로와, 제어 신호를 발생시키는 제어 신호 발생 회로와, 그것들의 신호를 기초로 테스트 모드로 전환하는 신호를 출력하는 회로를 추가한 모드 전환 회로를 구비한 구성으로 하였다.
본 발명에 의하면, 오동작하지 않고 테스트 모드로 전환할 수 있는 모드 전환 회로를 칩 면적을 증가시키지 않고 구성할 수 있다.
도 1 은, 반도체 기억 회로를 구비한 반도체 장치의 본 실시형태의 모드 전환 회로를 나타내는 회로도.
도 2 는, 본 실시형태의 모드 전환 회로의 동작을 나타내는 타이밍 차트의 도면.
도 3 은, 종래의 반도체 기억 회로를 구비한 반도체 장치의 모드 전환 회로를 나타내는 회로도.
본 발명의 반도체 기억 회로를 구비한 반도체 장치의 모드 전환 회로는, 반도체 장치에 구비된 반도체 기억 회로의 통신 회로에 회로의 변경 및 추가를 함으로써, 고전압을 입력하지 않고 모드를 전환할 수 있도록 하였다.
상세하게는, 통신용 입력 단자와 통신 이외에 사용되는 입력 단자에 입력되는 시리얼 신호가 서로 반전 관계에 있는 것을 검출하는 데이터 비교 회로와, 시리얼 신호가 소정의 데이터인 것을 검출하여 검출 신호를 출력하는 디코더 회로와, 시리얼 신호를 기초로 제어 신호를 발생시키는 제어 신호 발생 회로와, 그것들의 신호를 기초로 테스트 모드로 전환하는 전환 신호를 출력하는 회로를 추가하였다.
이하에, 본 발명의 실시형태에 대해 도면을 참조하여 설명한다.
도 1 은, 반도체 기억 회로를 구비한 반도체 장치의 본 실시형태의 모드 전환 회로의 회로도이다. 본 실시형태는, 2 선식의 시리얼 데이터 통신 방식 (예를 들어 I2C 버스) 을 구비한 반도체 기억 회로의 모드 전환 회로이다.
본 실시형태의 모드 전환 회로는, 입력 단자 (101 및 102) 와, 클록 단자 (103) 와, 출력 단자 (104) 와, 데이터 변환 회로 (120) 와, 데이터 비교 회로 (121) 와, 커맨드·디코더 회로 (130) 와, 제 1 디코더 회로 (131) 와, 제 2 디코더 회로 (132) 와, 제어 신호 발생 회로 (133) 와, SR 래치 회로 (141, 142, 143, 144) 와, OR 회로 (151, 152) 와, 인버터 (153, 154) 로 구성되어 있다.
데이터 변환 회로 (120) 는, 입력 단자 (101, 102) 와 클록 단자 (103) 가 접속된다. 데이터 비교 회로 (121) 는, 입력 단자 (101, 102) 와 클록 단자 (103) 가 접속된다. 제어 신호 발생 회로 (133) 는, 입력 단자 (101) 와 클록 단자 (103) 가 접속된다. 데이터 변환 회로 (120) 의 출력 단자는, 커맨드·디코더 회로 (130) 와 제 1 디코더 회로 (131) 와 제 2 디코더 회로 (132) 에 접속된다. 데이터 비교 회로 (121) 의 출력 단자는, 제 1 디코더 회로 (131) 와 제 2 디코더 회로 (132) 에 접속된다. 커맨드·디코더 회로 (130) 는, 제 1 출력 단자가 내부 회로 (100) 에 접속되고, 제 2 출력 단자 (노드 (NLSX)) 가 SR 래치 회로 (143) 의 입력 단자 (RX) 에 접속된다. 제 1 디코더 회로 (131) 는, 출력 단자 (노드 (D1X)) 가 SR 래치 회로 (141) 의 입력 단자 (SX) 에 접속된다. 제 2 디코더 회로 (132) 의 출력 단자 (노드 (D2X)) 는, SR 래치 회로 (141) 의 입력 단자 (RX1) 와 SR 래치 회로 (143) 의 입력 단자 (SX) 에 접속된다. 제어 신호 발생 회로 (133) 는, 제 1 출력 단자 (노드 (STOPX)) 가 SR 래치 회로 (141) 의 입력 단자 (RX2) 와 SR 래치 회로 (142) 의 입력 단자 (RX1) 에 접속되고, 제 2 출력 단자 (노드 (STARTX)) 가 OR 회로 (151, 152) 의 입력 단자에 접속되고, 제 3 출력 단자 (노드 (SYSEN)) 가 SR 래치 회로 (144) 의 입력 단자 (RX2) 에 접속된다. SR 래치 회로 (141) 의 출력 단자 (QX) (노드 (T1SX)) 는, OR 회로 (151) 의 입력 단자와 SR 래치 회로 (144) 의 입력 단자 (RX1) 에 접속된다. SR 래치 회로 (143) 의 출력 단자 (QX) 는, OR 회로 (152) 의 입력 단자에 접속된다. OR 회로 (151) 의 출력 단자는, SR 래치 회로 (142) 의 입력 단자 (SX) 에 접속된다. OR 회로 (152) 의 출력 단자는, SR 래치 회로 (144) 의 입력 단자 (SX) 에 접속된다. SR 래치 회로 (142) 의 출력 단자 (QX) (노드 (T2NX)) 는, OR 회로 (152) 의 입력 단자와, 인버터 (153) 를 통하여 제 2 디코더 회로 (132) 에 접속된다. SR 래치 회로 (144) 의 출력 단자 (QX) 는, SR 래치 회로 (142) 의 입력 단자 (RX2) 와, 인버터 (154) 와 출력 단자 (104) (노드 (TENB)) 를 통하여 내부 회로 (100) 에 접속된다.
입력 단자 (101) 는, 통상 동작의 통신에서 시리얼 신호를 수신하는 입력 단자이다. 입력 단자 (102) 는, 통신 이외의 입력 단자, 예를 들어 기능 선택용 신호의 입력 단자이다. 클록 단자 (103) 는, 통상 동작의 통신에서 클록 신호를 수신하는 입력 단자이다.
데이터 변환 회로 (120) 는, 입력 단자 (101) 로부터 입력된 시리얼 신호를 패럴렐 신호로 변환한다. 데이터 비교 회로 (121) 는, 입력 단자 (101) 의 신호와 입력 단자 (102) 의 신호를 비교한 결과를 출력한다. 본 실시형태에서는, 입력 단자 (101) 의 신호와 입력 단자 (102) 의 신호는 서로 반전 관계에 있으면, 데이터 비교 회로 (121) 는 검출 신호를 출력한다. 커맨드·디코더 회로 (130) 는, 패럴렐 신호를 받아 내부 회로 (100) 에 커맨드 신호를 출력한다. 제 1 디코더 회로 (131) 는, 패럴렐 신호로부터 제 1 데이터 신호 (예를 들어 7 bit) 를 검출하고, 데이터 비교 회로 (121) 의 검출 신호가 입력되어 있는 경우, 제 1 데이터 신호의 검출 신호를 출력한다. 제 2 디코더 회로 (132) 는, 패럴렐 신호로부터 제 2 데이터 신호 (예를 들어 7 bit) 를 검출하고, 데이터 비교 회로 (121) 의 검출 신호와 SR 래치 회로 (142) 의 테스트 모드 플래그 2 가 입력되어 있는 경우, 제 2 데이터 신호의 검출 신호를 출력한다. 제어 신호 발생 회로 (133) 는, 클록 신호와 입력 단자 (101) 의 신호 상태에 따라, 스타트 신호와 스톱 신호를 출력하고, 테스트 신호를 출력하는 SR 래치 회로 (144) 를 제어하는 시스템 제어 신호를 출력한다.
다음으로, 본 실시형태의 모드 전환 회로의 동작을 타이밍 차트를 사용하여 설명한다.
도 2 는, 본 실시형태의 모드 전환 회로의 동작을 나타내는 타이밍 차트이다.
먼저, 클록 단자 (103) 와 입력 단자 (101) 를 Hi 로 하고, 입력 단자 (101) 를 Hi 에서 Lo 로 하면, 제어 신호 발생 회로 (133) 는 제 2 출력 단자 (노드 (STARTX)) 에 스타트 신호를 출력하고, 제 3 출력 단자 (노드 (SYSEN)) 의 시스템 제어 신호를 Lo 에서 Hi 로 한다. 그 상태에서, 입력 단자 (101) 와 입력 단자 (102) 에 서로 역상이 되는 제 1 데이터 신호와, 클록 단자 (103) 에 클록 신호를 입력한다. 데이터 비교 회로 (121) 는, 입력 단자 (101) 와 입력 단자 (102) 의 데이터 신호를 1 bit 씩 순차적으로 비교하고, 그들 데이터 신호가 서로 역상인 것을 검출하면, 검출 신호를 제 1 디코더 회로 (131) 와 제 2 디코더 회로 (132) 에 출력한다. 데이터 변환 회로 (120) 는, 입력 단자 (101) 로부터 입력된 시리얼 신호를 패럴렐 신호로 변환하고, 커맨드·디코더 회로 (130) 와 제 1 디코더 회로 (131) 와 제 2 디코더 회로 (132) 에 출력한다. 커맨드·디코더 회로 (130) 는, 패럴렐 신호를 받아 모드 전환 회로의 초기화 신호를 SR 래치 회로 (143) 에 출력하고, 커맨드 신호를 내부 회로 (100) 에 출력한다.
제 1 디코더 회로 (131) 는, 패럴렐 신호가 제 1 데이터 신호이고, 또한 데이터 비교 회로 (121) 의 검출 신호가 입력되어 있으면, 7 발째의 클록 신호의 타이밍 (패럴렐 신호가 제 1 데이터 신호로 검출) 에서, 출력 단자 (노드 (CD1X)) 로부터 Lo 의 펄스를 SR 래치 회로 (141) 의 입력 단자 (SX) 에 출력한다. SR 래치 회로 (141) 는, 출력 단자 (QX) (노드 (T1SX)) 를 Hi 에서 Lo 로 하여, 테스트 모드 플래그 1 을 세트한다.
제어 신호 발생 회로 (133) 는, 8 발째의 클록 신호의 타이밍에서 제 3 출력 단자 (노드 (SYSEN)) 를 Hi 에서 Lo 로 하고, 클록 단자 (103) 가 Hi 이고, 입력 단자 (101) 가 Hi 에서 Lo 가 되었을 때에 Lo 에서 Hi 로 한다. 이 때, 스타트 신호도 동시에 출력되기 때문에, OR 회로 (151) 의 입력 단자는 어느 쪽이나 Lo 가 되고, SR 래치 회로 (142) 의 입력 단자 (SX) 는 Lo 가 된다. 따라서, SR 래치 회로 (142) 는, 출력 단자 (QX) (노드 (T2NX)) 를 Hi 에서 Lo 로 하여, 테스트 모드 플래그 2 를 세트한다.
여기서, 도 2 의 타이밍 차트에서는, 8 발째의 클록 신호의 타이밍에서 제 1 데이터 신호의 7 비트째의 데이터가 Hi 에서 Lo 가 되는 것을 전제로 설명하였지만, 제 1 데이터 신호와 제 2 데이터 신호 사이에 1 펄스를 넣고, 그 펄스가 Hi 에서 Lo 가 되는 타이밍에서 노드 (SYSEN) 를 Hi 에서 Lo 로 하여, 스타트 신호를 출력하도록 해도 된다. 또, 8 발째의 클록 신호의 타이밍에 한정되는 것도 아니다.
또한, 입력 단자 (101) 와 입력 단자 (102) 에 서로 역상이 되는 제 2 데이터 신호와, 클록 단자 (103) 에 클록 신호를 입력한다. 데이터 비교 회로 (121) 는, 입력 단자 (101) 와 입력 단자 (102) 의 데이터 신호를 1 bit 씩 순차적으로 비교하고, 그들 데이터 신호가 서로 역상인 것을 검출하면, 검출 신호를 제 1 디코더 회로 (131) 와 제 2 디코더 회로 (132) 에 출력한다.
제 2 디코더 회로 (132) 는, 패럴렐 신호가 제 2 데이터이고, 또한 데이터 비교 회로 (121) 의 검출 신호와 SR 래치 회로 (142) 의 테스트 모드 플래그 2 가 입력되어 있으면, 7 발째의 클록 신호의 타이밍 (패럴렐 신호가 제 2 데이터 신호로 검출) 에서, 출력 단자 (노드 (CD2X)) 로부터 Lo 의 펄스를 SR 래치 회로 (141) 의 입력 단자 (RX1) 와 SR 래치 회로 (143) 의 입력 단자 (SX) 에 출력한다. SR 래치 회로 (141) 는, 출력 단자 (QX) (노드 (T1SX)) 를 Lo 에서 Hi 로 하여, 테스트 모드 플래그 1 을 리셋한다. SR 래치 회로 (143) 는, 출력 단자 (QX) (노드 (T3RX)) 를 Hi 에서 Lo 로 하여, 테스트 모드 플래그 3 을 세트한다.
제어 신호 발생 회로 (133) 는, 동일하게 8 발째의 클록 신호의 타이밍에서 제 3 출력 단자 (노드 (SYSEN)) 를 Hi 에서 Lo 로 하고, 클록 단자 (103) 가 Hi 이고, 입력 단자 (101) 가 Hi 에서 Lo 가 되었을 때에 Lo 에서 Hi 로 한다. 이 때, 스타트 신호도 동시에 출력되기 때문에, OR 회로 (152) 의 입력 단자는 3 개 모두 Lo 가 되고, SR 래치 회로 (144) 의 입력 단자 (SX) 는 Lo 가 된다. 따라서 SR 래치 회로 (144) 는 출력 단자 (QX) 를 Hi 에서 Lo 로 하고, 따라서 인버터 (154) 의 출력 단자 (노드 (TENB)) 를 Hi (전환 신호) 로 하여, 내부 회로 (100) 를 테스트 모드로 한다. 이 때, SR 래치 회로 (142) 의 입력 단자 (SX) 는 Lo 가 되기 때문에, 출력 단자 (QX) (노드 (T2NX)) 는 Lo 에서 Hi 가 되어, 테스트 모드 플래그 2 는 리셋된다.
다음으로, 테스트 모드의 해제 방법에 대해 설명한다. 클록 단자 (103) 가 Hi 일 때, 입력 단자 (101) 를 Lo 에서 Hi 로 하면, 제어 신호 발생 회로 (133) 는 제 1 출력 단자 (노드 (STOPX)) 에 스톱 신호를 출력한다. SR 래치 회로 (141, 142) 는 스톱 신호에 의해 리셋된다. 동시에, 제어 신호 발생 회로 (133) 는 제 3 출력 단자 (노드 (SYSEN)) 를 Lo 로 하고, SR 래치 회로 (144) 의 출력 단자 (QX) 를 Lo 로, 따라서 인버터 (154) 의 출력 단자 (노드 (TENB)) 를 Hi 로 하여, 내부 회로 (100) 의 테스트 모드를 해제한다. 이 때, 본 실시형태의 테스트 모드 플래그 3 은 세트된 상태이지만, 통상 동작 커맨드를 송신 후의 클록 단자 (103) 로부터의 클록 8 발째의 타이밍에서, 커맨드·디코더 회로 (130) 의 출력 노드 (NRMRSTX) 의 1 펄스에 의해 클리어되도록 하였다. 단, 테스트 모드 플래그 3 은, 테스트 모드를 해제 후에 리셋되면 되고, 이 방법에 한정되는 것은 아니다.
이상 설명한 바와 같이, 본 실시형태의 모드 전환 회로는, 통신용 입력 단자 (101) 와 다른 입력 단자 (103) 에, 서로 역상이 되는 제 1 데이터 신호와 제 2 데이터 신호가 입력된 것을 검출하여, 테스트 모드로 전환되는 신호를 출력하기 때문에, 잘못하여 테스트 모드에 들어가는 것을 방지할 수 있다. 또, 테스트 모드의 해제는, 클록 신호가 Hi 일 때에 입력 단자 (101) 를 Lo 에서 Hi 로 하기만 하면 되기 때문에, 용이하게 할 수 있다.
또, 본 실시형태의 모드 전환 회로는, 2 선식의 시리얼 데이터 통신 방식을 구비한 반도체 기억 회로의 모드 전환 회로도로 설명하였지만, 3 선식의 시리얼 데이터 통신 방식을 구비한 반도체 기억 회로여도 동일하게 실시할 수 있다.
예를 들어, 제어 신호 발생 회로 (133) 는, 칩 셀렉트 단자의 신호에 의해 스타트 신호와 스톱 신호를 출력하고, 테스트 신호를 출력하는 SR 래치 회로 (144) 를 제어하는 구성으로 해도 된다.
100 : 내부 회로
120 : 데이터 변환 회로
121 : 데이터 비교 회로
130 : 커맨드·디코더 회로
131, 132 : 디코더 회로
133 : 제어 신호 발생 회로
141, 142, 143, 144 : SR 래치 회로

Claims (4)

  1. 클록 신호가 입력되는 클록 입력 단자와 통신용 제 1 입력 단자를 가진 반도체 기억 회로를 구비한 반도체 장치로서,
    상기 제 1 입력 단자와 제 2 입력 단자에, 서로 역상의 데이터 신호가 입력된 것을 검출하는 데이터 비교 회로와,
    상기 데이터 신호 중 제 1 데이터 신호가 입력된 것을 검출하고, 상기 데이터 비교 회로의 검출 신호를 입력으로 하여 검출 신호를 출력하는 제 1 디코더 회로와,
    상기 데이터 신호 중 제 2 데이터 신호가 입력된 것을 검출하고, 상기 데이터 비교 회로의 검출 신호 및 상기 제 1 디코더 회로의 검출 신호를 입력으로 하여 검출 신호를 출력하는 제 2 디코더 회로와,
    상기 제 1 디코더 회로와 상기 제 2 디코더 회로의 검출 신호를 받아 테스트 모드로 이행하는 전환 신호를 출력하는 회로를 구비한 모드 전환 회로를 갖는 것을 특징으로 하는 반도체 기억 회로를 구비한 반도체 장치.
  2. 제 1 항에 있어서,
    제어 신호를 출력하는 제어 신호 발생 회로를 구비하고,
    상기 제 1 디코더 회로와 상기 제 2 디코더 회로의 검출 신호 및 상기 전환 신호는, 상기 제어 신호를 받았을 때에 출력되는 것을 특징으로 하는 반도체 기억 회로를 구비한 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제어 신호 발생 회로는, 상기 클록 신호와 상기 제 1 입력 단자의 데이터 신호에 의해 상기 제어 신호를 출력하는 것을 특징으로 하는 반도체 기억 회로를 구비한 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제어 신호 발생 회로는, 칩 셀렉트 단자의 신호에 의해 상기 제어 신호를 출력하는 것을 특징으로 하는 반도체 기억 회로를 구비한 반도체 장치.
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