JP3883087B2 - 半導体記憶装置及び半導体メモリ回路 - Google Patents
半導体記憶装置及び半導体メモリ回路 Download PDFInfo
- Publication number
- JP3883087B2 JP3883087B2 JP31797798A JP31797798A JP3883087B2 JP 3883087 B2 JP3883087 B2 JP 3883087B2 JP 31797798 A JP31797798 A JP 31797798A JP 31797798 A JP31797798 A JP 31797798A JP 3883087 B2 JP3883087 B2 JP 3883087B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- test mode
- command
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及び半導体メモリ回路に係り、特にコマンドの入力によりテストモードに移行する半導体記憶装置及び半導体メモリ回路に関する。
【０００２】
【従来の技術】
近年、ＣＰＵの高速化に伴って、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置では、より高い信号周波数でデータの入出力を行い、データ転送速度の高速化をはかることが要求されている。この要求に応える半導体記憶装置として、例えば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、及びＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等は、外部からのクロック信号に同期して動作することにより高速な動作を実現している。
【０００３】
このような高速な動作を行う半導体装置においては、機能に異常を示さずに動作するか否かを評価することのできるテストモードを設けていることが多い。このテストモードは、例えば、外部から入力される信号の所定の組み合わせによって通常モードから移行される。尚、通常モードからテストモードに移行することを、以下、テストモードエントリーという。
【０００４】
以下、従来の半導体記憶装置におけるテストモードエントリーについて説明する。尚、ここでは、一例としてＳＤＲＡＭの動作について説明する。
図１は、ＳＤＲＡＭの一例のブロック構成図を示す。図１のＳＤＲＡＭ１は、クロックバッファ１０、コマンドデコーダ１１、アドレスバッファ／レジスタ＆バンクセレクト回路１２、Ｉ／Ｏデータバッファ／レジスタ１３、制御信号ラッチ回路１４、モードレジスタ１５、コラムアドレスカウンタ１６、テストモード活性化制御回路１７、テストモードデコーダ１８、バンク０用回路１９、及びバンク１用回路２０を含む構成である。
【０００５】
また、バンク０用回路１９とバンク１用回路２０内には、マトリクス状に配置されたメモリセル２１、ローデコーダ２２、センスアンプ２３、及びコラムデコーダ２４を含む複数のメモリセルブロック（メモリセルブロック２５ａ，２５ｂ，２５ｃ，２５ｄを示す。以下単にブロックと呼ぶ）、ライトアンプ／センスバッファ２６を含んでいる。
【０００６】
更に、図１のＳＤＲＡＭは、マトリクス状にメモリセルを配列したセルマトリクス（コア回路）が、複数のバンク単位（図１に示すバンク０用回路１９及びバンク１用回路２０）に分割されている。バンク毎に分割されたセルマトリクスは、更に複数のメモリセル２１がロー及びコラム方向に配置された各ブロック（図１に示す２５ａ，２５ｂ，２５ｃ，２５ｄ）を形成する。各ブロックでは、コラム単位にセンスアンプ２３を有する。尚、図１に示すＳＤＲＡＭ１は、２バンク構成として図示するが、バンク構成はこれに限ったものではない。
【０００７】
以下、図１のＳＤＲＡＭ１を構成する各部の機能について簡単に説明する。クロックバッファ１０は、外部からのクロック信号ＣＬＫとクロックイネーブル信号ＣＫＥとが入力され、クロックイネーブル信号ＣＫＥに基づいて装置を構成する各部に同期クロック信号ＣＬＫ１を供給する。また、クロックイネーブル信号ＣＫＥは、コマンドデコーダ１１、アドレスバッファ／レジスタ＆バンクセレクト回路１２、及びＩ／Ｏデータバッファ／レジスタ１３に供給される。
【０００８】
コマンドデコーダ１１は、外部からの各チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥを供給され、その各信号の組み合わせによりコマンドを決定し、そのコマンドを制御信号ラッチ回路１４、モードレジスタ１５、及びテストモード活性化制御回路１７に供給する。そして、制御信号ラッチ回路１４は、供給されたコマンドをラッチしてバンク０用回路１９及びバンク１用回路２０に供給する。尚、／は負論理の信号を表し、その他は正論理の信号を表す。
【０００９】
アドレスバッファ／レジスタ＆バンクセレクト回路１２は、外部からのメモリアドレス信号Ａ０〜Ａｎを供給され、そのアドレス信号をモードレジスタ１５、コラムアドレスカウンタ１６、及びテストモード活性化制御回路１７に供給する。尚、アドレスの最上位ビットＡｎはバンクセレクト用として使用され、図１の場合、バンク０用回路１９又はバンク１用回路２０のいずれか１つを選択する。また、入力されるアドレス信号の変数ｎはメモリ容量に応じた整数とする。
【００１０】
Ｉ／Ｏデータバッファ／レジスタ１３は、外部からデータ信号ＤＱ０〜ＤＱｎ及びデータ入出力マスク信号ＤＱＭを入力され、そのデータ信号ＤＱ０〜ＤＱｎをバンク０用回路１９，バンク１用回路２０に供給すると共に、バンク０用回路１９，バンク１用回路２０からデータ信号ＤＱ０〜ＤＱｎを供給される。更に、データ入出力マスク信号ＤＱＭは、必要に応じて入出力データ信号ＤＱ０〜ＤＱｎをマスクする。
【００１１】
モードレジスタ１５は、データ書き込み及びデータ読み出しにおけるデータ信号のバースト長を設定するためのレジスタ（又は、フューズ、スイッチ、及びワイヤボンディングによる設定）を具備し、外部から設定されるバースト長に基づいてバースト長情報を生成する。コラムアドレスカウンタ１６は、アドレスバッファ／レジスタ＆バンクセレクト回路１２から供給されたメモリアドレス信号を各バンクに供給している。
【００１２】
テストモード活性化制御回路１７は、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥに応じて決定されたコマンドであるモードレジスタセットコマンド（ＭＲＳ）信号と、アドレス信号との組み合わせに応じてテストモードエントリーを許可するか否かを判定する。テストモードエントリーを許可するときは、テストモードデコ−タ１８にテストモードエントリー信号を供給する。
【００１３】
テストモードデコーダ１８は、供給されるテストモードエントリー信号及びメモリアドレス信号の組み合わせに応じて様々なテストモードに対応したテストモード信号を必要部分に供給する。
次に、各バンク内の構成及び機能について簡単に説明する。ここでは、バンク０用回路１９についてのみ説明し、同様の構成を有するバンク１用回路２０の構成及び機能については、説明を省略する。バンク０用回路１９は、各ブロック２５ａ，２５ｂ，２５ｃ，２５ｄ内の各メモリセル２１のデータを対応するセンスアンプ２３に読み出している。
【００１４】
例えば、ブロック２５ａにおいて、ローデコーダ２２はメモリアドレス信号Ａ０〜Ａｎに対応するワード線を選択するためのワード線選択信号を生成する。センスアンプ２３は、ワード線選択信号により選択されるワード線に結合された全てのメモリセル２１のデータを個々に受取り保持する。コラムデコーダ２４は、複数のセンスアンプ２３に保持されているデータを複数ビット同時に選択するためのコラム線選択信号を生成する。
【００１５】
ライトアンプ／センスバッファ２６は、データ読み出し時、選択されたブロックから読み出されるパラレルデータを受取り、そのパラレルデータを書き込みデータバス上に出力する。また、データ書き込み時、受信するパラレルデータを各ブロックで処理可能な信号にバッファリングしてグローバルデータバス上に出力する。
【００１６】
次に、テストモード活性化制御回路１７の構成及び機能について説明する。図２は、テストモード活性化制御回路１７の一例の回路図を示す。テストモード活性化制御回路１７は、ＮＡＮＤ回路１００，１１０，１２０，１３０，１５０、ＮＯＴ回路１４０，１６０を含む構成とする。
ＮＡＮＤ回路１００は、アドレスバッファ／レジスタ＆バンクセレクト回路１２から出力されるメモリアドレス信号Ａ７及びコマンドデコーダ１１から出力されるモードレジスタセットコマンド（ＭＲＳ）信号が供給され、ＮＡＮＤ回路１３０に信号を供給する。ＮＡＮＤ回路１１０は、アドレスバッファ／レジスタ＆バンクセレクト回路１２から出力されるメモリアドレス信号Ａ８及びコマンドデコーダから出力されるリセットコマンド信号が供給され、ＮＡＮＤ回路１２０に信号を供給する。
【００１７】
ＮＡＮＤ回路１２０は、ＮＡＮＤ回路１１０から出力された信号及び電源投入信号が供給され、ＮＯＴ回路１４０を介してＮＡＮＤ回路１５０に信号を供給する。ＮＡＮＤ回路１３０は、ＮＡＮＤ回路１００から出力された信号及びＮＡＮＤ回路１５０から出力された信号が供給され、ＮＡＮＤ回路１５０に信号を供給する。ＮＡＮＤ回路１５０は、ＮＯＴ回路１４０から出力された信号及びＮＡＮＤ回路１３０から出力された信号が供給され、ＮＯＴ回路１６０を介してテストモードデコーダ１８にテストモードエントリー信号を供給する。
【００１８】
ＮＡＮＤ回路１３０，１５０及びＮＯＴ回路１４０，１６０は、ラッチ回路１７０を構成し、テストモード時にテストデコーダ１８にテストモードエントリー信号を供給する。また、ラッチ回路１７０は、メモリアドレス信号Ａ８，リセットコマンド信号，及び電源投入信号に応じてテストモードエントリー信号の供給を停止する。
【００１９】
以上のように、テストモード活性化制御回路１７は、アドレスバッファ／レジスタ＆バンクセレクト回路１２から出力されるメモリアドレス信号Ａ７，Ａ８、コマンドデコーダ１１から出力されるモードレジスタセットコマンド（ＭＲＳ）信号及びリセットコマンド信号、電源投入信号に応じてテストモードエントリー信号の出力を制御している。
【００２０】
【発明が解決しようとする課題】
しかしながら、テストモードエントリー信号の出力を制御するのに使用されるモードレジスタセットコマンド（ＭＲＳ）信号は、外部からの各チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥの組み合わせに応じて決定されるため、偶発的にテストモードエントリーを行う状態になる場合があった。特に、電源投入時等は信号が不安定であり、偶発的にテストモードエントリーを行う状態になる場合があった。したがって、従来のテストモード活性化制御回路１７は、偶発的に誤ってテストモードエントリー信号を出力してしまう可能性が高かった。
【００２１】
本発明は、上記の点に鑑みなされたもので、誤って通常モードからテストモードに移行することを防止する半導体記憶装置及び半導体メモリ回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明は、クロック信号に同期して動作する半導体記憶装置において、前記半導体記憶装置の評価を行うテストモードに切り換えるテストモード活性化制御回路を有し、前記テストモード活性化制御回路は、供給されるコマンド信号とアドレス信号との複数の組み合わせパターンに応じて前記テストモードに切り換えることを特徴とする。
【００２３】
このように、供給されるコマンド信号とアドレス信号との複数の組み合わせパターンに応じて前記テストモードに切り換えることにより、偶発的にテストモードに切り換わることを防止できる。これは、供給されるコマンド信号とアドレス信号とは外部からの信号に応じて決定されるため偶発的にテストモードに切り換える組み合わせパターンが生じる場合があるが、複数の組み合わせパターンに応じて前記テストモードに切り換えることにより、誤ってテストモードに切り換わる可能性を低減しているからである。
【００２４】
また、本発明は、前記テストモード活性化制御回路は、前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定する複数の判定部を有し、その判定の結果に基づいて前記テストモードに切り換えることを特徴とする。
このように、前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定する複数の判定部を有することにより、判定を複数回行うことが可能となり、誤ってテストモードに切り換わる可能性を低減している。
【００２５】
また、本発明は、前記所定の組み合わせパターンは、前記複数の組み合わせパターンと１対１に対応しており、前記複数の判定部により連続的に判定が行われることを特徴とする。
このように、前記所定の組み合わせパターンは、前記複数の組み合わせパターンと１対１に対応していることにより、数種類の所定の組み合わせパターンにより連続的に判定することができる。したがって、数種類の所定の組み合わせパターンにより判定を行うことにより、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。
【００２６】
また、本発明は、前記テストモード活性化制御回路は、前記判定の結果、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であると判定されたとき、前記テストモードに切り換えることを特徴とする。
このように、前記テストモード活性化制御回路は、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であるか否かを判定することにより、すべて同一であるときにのみ前記テストモードに切り換えることが可能となる。したがって、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。
【００２７】
また、本発明は、前記所定の組み合わせパターンは、他の用途に使用されていない前記コマンド信号とアドレス信号との組み合わせよりなり、前記アドレス信号は不規則なパターンからなることを特徴とする。
このように、前記所定の組み合わせパターンは、他の用途に使用されていない前記コマンド信号とアドレス信号との組み合わせとすることにより、他の用途に使用する場合とテストモードに切り換える場合とで前記コマンド信号とアドレス信号との組み合わせを切り換えて使用する。つまり、他の用途に使用されていない前記コマンド信号とアドレス信号との組み合わせパターンが複数回連続して供給されなければテストモードに切り換わらず、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。さらに、アドレス信号は単純なカウントアップのような規則性のあるパターンでなく、不規則なパターンからなることにより、誤ってテストモードに切り換わる可能性を大きく低減することが可能となる。
【００２８】
また、本発明は、前記テストモード活性化制御回路は、前記テストモードに切り換わった後に他の用途に使用されている前記コマンド信号とアドレス信号との組み合わせパターンが供給されると、前記テストモードを終了することを特徴とする。
このように、前記テストモード活性化制御回路は、前記テストモードに切り換わった後に他の用途に使用されている前記コマンド信号とアドレス信号との組み合わせパターンが供給されると、テストモードを終了するための処理を行う。したがって、他の用途に使用するための前記コマンド信号とアドレス信号との組み合わせパターンが供給されると自動的にテストモードを終了することが可能となる。
【００２９】
また、本発明は、クロック信号に同期して動作する半導体記憶装置において、取り込まれたコマンド信号に基づいて前記半導体記憶装置の動作モードを変化させるためのモードレジスタセットコマンド信号を生成するコマンドデコ−タと、前記モードレジスタセットコマンド信号とアドレス信号とが連続的に供給され、前記モードレジスタセットコマンド信号とアドレス信号との複数の組み合わせパターンに応じて、前記半導体記憶装置の評価を行うテストモードに切り換えるテストモード活性化制御回路とを有することを特徴とする。
【００３０】
このように、前記モードレジスタセットコマンド信号とアドレス信号とのパターンに応じて前記テストモードに切り換えることにより、偶発的にテストモードに切り換わることを防止できる。これは、供給されるモードレジスタセットコマンド信号とアドレス信号とは外部からの信号に応じて決定されるため偶発的にテストモードに切り換える組み合わせパターンが生じる場合があるが、複数の組み合わせパターンに応じて前記テストモードに切り換えることにより、誤ってテストモードに切り換わる可能性を低減しているからである。
【００３１】
また、本発明は、前記テストモード活性化制御回路は、前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定する判定部と、前記所定の組み合わせパターン以外の組み合わせパターンが供給されると前記判定部を初期化するリセット部とを有することを特徴とする。
このように、判定部により前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定し、リセット部により前記所定の組み合わせパターン以外の組み合わせパターンが供給されると前記判定部を初期化することにより、テストモード活性化制御回路の誤動作を防止することが可能となる。
【００３２】
また、本発明は、前記判定部は、前記複数の組み合わせパターンを構成する各組み合わせパターンが所定の組み合わせパターンと同一であるかを連続的に判定する複数の判定回路と、前記複数の判定回路による判定結果を保持し、前記複数の判定回路による判定結果に基づいて前記テストモードに切り換える信号を出力するラッチ回路とを有することを特徴とする。
【００３３】
このように、前記複数の判定回路を有することにより、前記複数の組み合わせパターンを構成する各組み合わせパターンが所定の組み合わせパターンと同一であるかを連続的に判定することが可能となる。また、ラッチ回路を有することにより、すべての判定の結果を考慮して前記テストモードに切り換える信号を出力することが可能となる。
【００３４】
また、本発明は、前記判定部は、前記判定の結果、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であると判定されたとき、前記テストモードに切り換えることを特徴とする。
このように、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であると判定されたときにテストモードに切り換えることにより、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。
【００３５】
また、本発明は、前記複数の判定回路は、前記所定の組み合わせパターンの数に応じて設けられることを特徴とする。
このように、前記所定の組み合わせパターンの数に応じて前記複数の判定回路を設けることにより、前記所定の組み合わせパターンの数の判定を行うことが可能となる。
【００３６】
また、本発明は、前記リセット部は、リセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、前記判定部を初期化することを特徴とする。
このように、リセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、前記リセット部は前記判定部を初期化する。したがって、前記判定を行っている途中にリセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、テストモード切り換えのための処理が初期化され、誤ってテストモードに切り換わる可能性を低減することが可能である。また、前回のデータが判定部に残り、次回のテストモード切り換えのための処理において誤動作が起こるのを防止することが可能となる。
また、本発明は、半導体メモリ回路を評価するためのテストモードにエントリするためのテストモードエントリ信号を生成する第１の回路を有し、該第１の回路は、外部から順次供給される複数のコマンド信号の特定の組み合わせに応答して前記テストモードエントリ信号を発生することを特徴とする。
このように、第１の回路を設けることにより、外部からの複数のコマンド信号の特定の組み合わせに応答してテストモードエントリ信号を発生することができる。
また、本発明は、前記第１の回路は、前記複数のコマンド信号が前記特定の組み合わせと異なっていた場合、前記テストモードを終了させることを特徴とする。
このように、第１の回路を設けることにより、外部からの複数のコマンド信号が特定の組み合わせと異なっていた場合に、テストモードを終了させることができる。
また、本発明は、前記複数のコマンド信号の各々は、前記半導体メモリ回路の制御端子に入力される信号と、アドレス端子に入力される信号とで構成されることを特徴とする。
このように、複数のコマンド信号を制御端子およびアドレス端子に入力される信号で構成することができる。
また、本発明は、前記第１の回路は、直列接続された複数のラッチ回路と、隣接する２つのラッチ回路の間に設けられた複数の論理回路とを有し、各論理回路は、対応する前記コマンド信号が予め定められたものと一致した場合、前段のラッチ回路の出力信号を次段のラッチ回路へ転送することを特徴とする。
このように、第１の回路はラッチ回路と論理回路とで構成することができる。
【００３７】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。尚、本発明の半導体記憶装置は、図１に示すブロック構成図と同様であり、テストモード活性化制御回路１７の構成及び機能が異なっている。したがって、テストモード活性化制御回路１７の構成及び機能についての説明を中心に行い、図１で説明した部分については説明を省略する。
【００３８】
図３は、本発明のテストモード活性化制御回路１７の一実施例のブロック図を示す。テストモード活性化制御回路１７は、遅延回路３０、ＮＯＲ回路３１、ＮＯＴ回路３２，３７〜４０、ＮＡＮＤ回路３３〜３６、ＰＭＯＳトランジスタ４１〜４４、ラッチ回路４５〜４８、及びリセット回路５４を含む構成とする。また、リセット回路５４は、ＮＡＮＤ回路４９，５０，５３、ＮＯＴ回路５１、ＮＯＲ回路５２を含んでいる。尚、図３のブロック図に記載されているメモリアドレス信号Ａｎｚは、二つのＮＯＴ回路を介して入力されていることを示し、メモリアドレス信号Ａｎｘは、一つのＮＯＴ回路を介して入力されていることを示す。
【００３９】
上記、本発明のテストモード活性化制御回路１７を構成する各部の機能について簡単に説明する。遅延回路３０は、コマンドデコーダ１１から出力されるモードレジスタセットコマンド（ＭＲＳ）信号を供給され、その信号を適切なタイミングでＮＯＲ回路３１に供給すると共に、ＮＯＴ回路３２を介してＮＡＮＤ回路３６に供給する。
【００４０】
ＮＯＲ回路３１は、遅延回路３０から出力されたモードレジスタセットコマンド（ＭＲＳ）信号及びメモリアドレス信号Ａ７ｚが供給され、ＮＡＮＤ回路３３〜３５，４９，５０に信号を供給する。ＮＡＮＤ回路３３〜３６は、図３に示すように、各ＮＡＮＤ回路毎に異なるメモリアドレス信号が組み合わされて供給される。
【００４１】
このメモリアドレス信号の組み合わせは、バースト長やＣＡＳレイテンシー等のモードレジスタセットコマンド（ＭＲＳ）の動作モード設定に使用されるメモリアドレス信号の組み合わせを避けて決定されているものである。図４は、モードレジスタセットコマンド（ＭＲＳ）の動作モード設定の一例の表である。
例えば、図４を参照すると、ＮＡＮＤ回路３３に供給されているメモリアドレス信号Ａ０＝１，Ａ１＝１，及びＡ２＝１は未使用のメモリアドレス信号の組み合わせである。同様に、ＮＡＮＤ回路３４〜３６に供給されているメモリアドレス信号の組み合わせは、未使用のものである。このような未使用のメモリアドレス信号の組み合わせを、以下、イリーガルパターンと呼ぶ。
【００４２】
ＮＡＮＤ回路３３は、ＮＯＲ回路３１から出力される信号及びイリーガルパターン（Ａ０ｚ，Ａ１ｚ，Ａ２ｚ）が入力されると、ＮＯＴ回路３７を介してラッチ回路４５に信号を供給すると共に、ＰＭＯＳトランジスタ４１をＯＮ状態とする。したがって、ラッチ回路４５にＨｉｇｈの信号がラッチされる。
次に、ＮＡＮＤ回路３４は、ＮＯＲ回路３１から出力される信号及びイリーガルパターン（Ａ０ｚ，Ａ１ｘ，Ａ２ｚ）が入力されると、ＮＯＴ回路３８を介してラッチ回路４６に信号を供給すると共に、ＰＭＯＳトランジスタ４２をＯＮ状態とする。したがって、ラッチ回路４５から出力されたＨｉｇｈの信号がラッチ回路４６にラッチされる。
【００４３】
次に、ＮＡＮＤ回路３５は、ＮＯＲ回路３１から出力される信号及びイリーガルパターン（Ａ０ｘ，Ａ１ｚ，Ａ２ｚ）が入力されると、ＮＯＴ回路３９を介してラッチ回路４７に信号を供給すると共に、ＰＭＯＳトランジスタ４３をＯＮ状態とする。したがって、ラッチ回路４６から出力されたＨｉｇｈの信号がラッチ回路４７にラッチされる。
【００４４】
次に、ＮＡＮＤ回路３６は、ＮＯＴ回路３２から出力される信号及びイリーガルパターン（Ａ７ｚ，Ａ８ｘ）が入力されると、ＮＯＴ回路４０を介してラッチ回路４８に信号を供給すると共に、ＰＭＯＳトランジスタ４４をＯＮ状態とする。したがって、ラッチ回路４７から出力されたＨｉｇｈの信号がラッチ回路４８にラッチされ、そのＨｉｇｈの信号がテストモードエントリー信号としてテストモードデコーダ１８に供給される。
【００４５】
上記は、４つのイリーガルパターンが正確に入力された場合であるが、ＮＡＮＤ回路３３〜３６のうちいずれか一つでもイリーガルパターンが正確に入力されないときは、対応するＰＭＯＳトランジスタ４１〜４４がＯＮ状態とならず、Ｈｉｇｈの信号がラッチ回路４８に供給されない。したがって、テストモードエントリー信号がテストモードデコーダ１８に供給されないことになる。
【００４６】
また、リセット回路５４に電源投入信号、リセットコマンド信号、上記ＮＡＮＤ回路３３〜３６で使用していないイリーガルパターン等が供給されると、リセット回路５４はラッチ回路４５〜４８をリセットする信号を出力する。尚、リセットコマンド信号とは、モードレジスタセットコマンド（ＭＲＳ）以外のコマンド（デバイス非選択ＤＥＳＬやノーオペレーションＮＯＰなど）を入力することによりリセット回路に供給される信号である。
【００４７】
次に、リセット回路５４の構成及び機能について説明する。ＮＡＮＤ回路４９は、ＮＯＲ回路３１から出力される信号及びリーガルパターン（Ａ２ｘ）が入力されると、ＮＡＮＤ回路５３に信号を出力する。ＮＡＮＤ回路５０は、ＮＯＲ回路３１から出力される信号及びイリーガルパターン（Ａ０ｘ，Ａ１ｘ，Ａ２ｚ）が入力されると、ＮＯＴ回路５１を介してＮＯＲ回路５２に信号を出力する。ＮＯＲ回路５２は、電源投入信号、リセットコマンド信号、ＮＯＴ回路５１から出力される信号を供給され、少なくとも一つの信号が供給されるとＮＡＮＤ回路５３に信号を出力する。
【００４８】
ＮＡＮＤ回路５３は、ＮＡＮＤ回路４９から出力される信号及びＮＯＲ回路５２から出力される信号が供給され、電源投入信号、リセットコマンド信号、上記ＮＡＮＤ回路３３〜３６で使用していないイリーガルパターン等が供給されるとラッチ回路４５〜４８をリセットする信号を出力する。
図５は、本発明の半導体記憶装置１のテストモードエントリー動作を示す一例のタイミングチャートである。図１，図３，及び図５を参照して、テストモードエントリー動作のタイミング制御について説明する。尚、図５のタイムチャートはテストモード活性化制御回路１７に正確にイリーガルパターンが供給され、テストモードエントリー信号が出力される場合である。
【００４９】
最初に、クロック信号ＣＬＫが立ち上がると、メモリアドレス信号Ａ０〜Ａ２，Ａ７がモードレジスタセットコマンド（ＭＲＳ）信号の立ち上がりでＮＡＮＤ回路３３に供給される。このとき、メモリアドレス信号Ａ０〜Ａ２は、ＮＡＮＤ回路３３に設定されているイリーガルパターンと同一であり、ラッチ回路４５にＨｉｇｈの信号をラッチさせる。このとき、コマンドデコーダ８に供給されているローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥは、Ｌｏｗの信号である。
【００５０】
次に、クロック信号ＣＬＫが立ち上がると、メモリアドレス信号Ａ０〜Ａ２，Ａ７がモードレジスタセットコマンド（ＭＲＳ）信号の立ち上がりでＮＡＮＤ回路３４に供給される。このとき、メモリアドレス信号Ａ０〜Ａ２は、ＮＡＮＤ回路３４に設定されているイリーガルパターンと同一であり、ラッチ回路４６にＨｉｇｈの信号をラッチさせる。このとき、コマンドデコーダ８に供給されているローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥは、Ｌｏｗの信号である。
【００５１】
次に、クロック信号ＣＬＫが立ち上がると、メモリアドレス信号Ａ０〜Ａ２，Ａ７がモードレジスタセットコマンド（ＭＲＳ）信号の立ち上がりでＮＡＮＤ回路３５に供給される。このとき、メモリアドレス信号Ａ０〜Ａ２は、ＮＡＮＤ回路３５に設定されているイリーガルパターンと同一であり、ラッチ回路４７にＨｉｇｈの信号をラッチさせる。
【００５２】
次に、クロック信号ＣＬＫが立ち上がると、メモリアドレス信号Ａ７，Ａ８がモードレジスタセットコマンド（ＭＲＳ）信号の立ち上がりでＮＡＮＤ回路３６に供給される。このとき、メモリアドレス信号Ａ７，Ａ８は、ＮＡＮＤ回路３６に設定されているイリーガルパターンと同一であり、ラッチ回路４８にＨｉｇｈの信号をラッチさせると共に、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥをＨｉｇｈの信号に変化させる。
【００５３】
この一連の動作により正確なイリーガルパターンが供給されると、テストモード活性化制御回路１７からテストモードエントリー信号がテストモードデコーダ１８に供給される。
図６は、本発明の半導体記憶装置１のテストモードエントリー動作を示す一例のタイミングチャートである。図１，図３，及び図６を参照して、テストモードエントリー動作のタイミング制御について説明する。尚、図６のタイムチャートはテストモード活性化制御回路１７に正確にイリーガルパターンが供給されず、テストモードエントリー信号が出力されない場合である。
【００５４】
最初に、クロック信号ＣＬＫが立ち上がると、メモリアドレス信号Ａ０〜Ａ２，Ａ７がモードレジスタセットコマンド（ＭＲＳ）信号の立ち上がりでＮＡＮＤ回路３３に供給される。このとき、メモリアドレス信号Ａ０〜Ａ２は、ＮＡＮＤ回路３３に設定されているイリーガルパターンと同一であり、ラッチ回路４５にＨｉｇｈの信号をラッチさせる。このとき、コマンドデコーダ８に供給されているローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥは、Ｌｏｗの信号である。
【００５５】
次に、クロック信号ＣＬＫが立ち上がると、メモリアドレス信号Ａ０〜Ａ２，Ａ７がモードレジスタセットコマンド（ＭＲＳ）信号の立ち上がりでＮＡＮＤ回路３４に供給される。このとき、メモリアドレス信号Ａ０〜Ａ２は、ＮＡＮＤ回路３４に設定されているイリーガルパターンと異なっており、ＰＭＯＳトランジスタ４２がＯＮ状態とならず、ラッチ回路４５から出力されたＨｉｇｈの信号がラッチ回路４６にラッチされない。また、メモリアドレス信号Ａ２がＬｏｗの信号であるのでＮＡＮＤ回路４９からＮＡＮＤ回路５３に信号が供給され、ＮＡＮＤ回路５３からラッチ回路４５〜４８をリセットする信号が出力される。また、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥは、Ｈｉｇｈの信号に変化される。したがって、誤ったイリーガルパターンがテストモード活性化制御回路１７に供給されると、Ｈｉｇｈの信号がラッチ回路４８に供給されず、テストモードエントリー信号がテストモードデコーダ１８に供給されないことになる。
【００５６】
以上のように、本発明の半導体記憶装置１は、テストモード活性化制御回路１７の構成及び機能に特徴を有するものであり、イリーガルパターンを複数回利用してテストモードエントリー信号の出力の制御を行っている。
また、テストモードエントリー信号の出力の制御に利用していないイリーガルパターンをリセット回路で使用することで、リセット処理を確実にしている。したがって、誤って通常モードからテストモードに移行する確率を著しく低下させることが可能である。
【００５７】
なお、上記例において、図３に示すＮＡＮＤ回路３３〜３６，ＮＯＴ回路３７〜４０，及びラッチ回路４５〜４８が請求項に記載の判定部に対応する。また、図３に示すＮＡＮＤ回路４９，５０，５３、ＮＯＴ回路５１、及びＮＯＲ回路５２が請求項に記載のリセット部に対応する。また、図３に示すＮＡＮＤ回路３３〜３６が請求項に記載の判定回路に対応する。また、イリーガルパターンが請求項に記載の所定の組み合わせパターンに対応する。
【００５８】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
本発明によれば、供給されるコマンド信号とアドレス信号との複数の組み合わせパターンに応じて前記テストモードに切り換えることにより、偶発的にテストモードに切り換わることを防止できる。これは、供給されるコマンド信号とアドレス信号とは外部からの信号に応じて決定されるため偶発的にテストモードに切り換える組み合わせパターンが生じる場合があるが、複数の組み合わせパターンに応じて前記テストモードに切り換えることにより、誤ってテストモードに切り換わる可能性を低減しているからである。
【００５９】
また、本発明によれば、前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定する複数の判定部を有することにより、判定を複数回行うことが可能となり、誤ってテストモードに切り換わる可能性を低減している。
また、本発明によれば、前記所定の組み合わせパターンは、前記複数の組み合わせパターンと１対１に対応していることにより、数種類の所定の組み合わせパターンにより連続的に判定することができる。したがって、数種類の所定の組み合わせパターンにより判定を行うことにより、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。
【００６０】
また、本発明によれば、前記テストモード活性化制御回路は、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であるか否かを判定することにより、すべて同一であるときにのみ前記テストモードに切り換えることが可能となる。したがって、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。
【００６１】
また、本発明によれば、前記所定の組み合わせパターンは、他の用途に使用されていない前記コマンド信号とアドレス信号との組み合わせとすることにより、他の用途に使用する場合とテストモードに切り換える場合とで前記コマンド信号とアドレス信号との組み合わせを切り換えて使用する。つまり、他の用途に使用されていない前記コマンド信号とアドレス信号との組み合わせパターンが複数回連続して供給されなければテストモードに切り換わらず、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。さらに、アドレス信号は単純なカウントアップのような規則性のあるパターンでなく、不規則なパターンからなることにより、誤ってテストモードに切り換わる可能性を大きく低減することが可能となる。
【００６２】
また、本発明によれば、前記テストモード活性化制御回路は、前記テストモードに切り換わった後に他の用途に使用されている前記コマンド信号とアドレス信号との組み合わせパターンが供給されると、テストモードを終了するための処理を行う。したがって、他の用途に使用するための前記コマンド信号とアドレス信号との組み合わせパターンが供給されると自動的にテストモードを終了することが可能となる。
【００６３】
また、本発明によれば、前記モードレジスタセットコマンド信号とアドレス信号とのパターンに応じて前記テストモードに切り換えることにより、偶発的にテストモードに切り換わることを防止できる。これは、供給されるモードレジスタセットコマンド信号とアドレス信号とは外部からの信号に応じて決定されるため偶発的にテストモードに切り換える組み合わせパターンが生じる場合があるが、複数の組み合わせパターンに応じて前記テストモードに切り換えることにより、誤ってテストモードに切り換わる可能性を低減しているからである。
【００６４】
また、本発明によれば、判定部により前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定し、リセット部により前記所定の組み合わせパターン以外の組み合わせパターンが供給されると前記判定部を初期化することにより、テストモード活性化制御回路の誤動作を防止することが可能となる。
【００６５】
また、本発明によれば、前記複数の判定回路を有することにより、前記複数の組み合わせパターンを構成する各組み合わせパターンが所定の組み合わせパターンと同一であるかを連続的に判定することが可能となる。また、ラッチ回路を有することにより、すべての判定の結果を考慮して前記テストモードに切り換える信号を出力することが可能となる。
【００６６】
また、本発明によれば、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であると判定されたときにテストモードに切り換えることにより、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。
また、本発明によれば、前記所定の組み合わせパターンの数に応じて前記複数の判定回路を設けることにより、前記所定の組み合わせパターンの数の判定を行うことが可能となる。
【００６７】
また、本発明によれば、リセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、前記リセット部は前記判定部を初期化する。したがって、前記判定を行っている途中にリセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、テストモード切り換えのための処理が初期化され、誤ってテストモードに切り換わる可能性を低減することが可能である。また、前回のデータが判定部に残り、次回のテストモード切り換えのための処理において誤動作が起こるのを防止することが可能となる。
また、本発明によれば、第１の回路を設けることにより、外部からの複数のコマンド信号の特定の組み合わせに応答してテストモードエントリ信号を発生することができる。
また、本発明によれば、第１の回路を設けることにより、外部からの複数のコマンド信号が特定の組み合わせと異なっていた場合に、テストモードを終了させることができる。
また、本発明によれば、複数のコマンド信号を制御端子およびアドレス端子に入力される信号で構成することができる。
また、本発明によれば、第１の回路はラッチ回路と論理回路とで構成することができる。
【図面の簡単な説明】
【図１】ＳＤＲＡＭの一例のブロック構成図である。
【図２】テストモード活性化制御回路１７の一例の回路図である。
【図３】本発明のテストモード活性化制御回路１７の一実施例のブロック図である。
【図４】モードレジスタセットコマンド（ＭＲＳ）の動作モード設定の一例の表である。
【図５】本発明の半導体記憶装置１のテストモードエントリー動作を示す一例のタイミングチャートである。
【図６】本発明の半導体記憶装置１のテストモードエントリー動作を示す一例のタイミングチャートである。
【符号の説明】
１ ＳＤＲＡＭ
１０ クロックバッファ
１１ コマンドデコーダ
１２ アドレスバッファ／レジスタ＆バンクセレクト回路
１３ Ｉ／Ｏデータバッファ／レジスタ
１４ 制御信号ラッチ回路
１５ モードレジスタ
１６ コラムアドレスカウンタ
１７ テストモード活性化制御回路
１８ テストモードデコーダ
１９ バンク０用回路
２０ バンク１用回路
２１ メモリセル
２２ ローデコーダ
２３ センスアンプ
２４ コラムデコ−タ
２５ａ，２５ｂ，２５ｃ，２５ｄ メモリセルブロック
２６ ライトアンプ／センスバッファ
３０ 遅延回路
３１，５２ ＮＯＲ回路
３２，３７〜４０，５１ ＮＯＴ回路
３３〜３６，４９，５０，５３ ＮＡＮＤ回路
４１〜４４ ＰＭＯＳトランジスタ
４５〜４８ ラッチ回路
５４ リセット回路
【発明の属する技術分野】
本発明は、半導体記憶装置及び半導体メモリ回路に係り、特にコマンドの入力によりテストモードに移行する半導体記憶装置及び半導体メモリ回路に関する。
【０００２】
【従来の技術】
近年、ＣＰＵの高速化に伴って、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置では、より高い信号周波数でデータの入出力を行い、データ転送速度の高速化をはかることが要求されている。この要求に応える半導体記憶装置として、例えば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、及びＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等は、外部からのクロック信号に同期して動作することにより高速な動作を実現している。
【０００３】
このような高速な動作を行う半導体装置においては、機能に異常を示さずに動作するか否かを評価することのできるテストモードを設けていることが多い。このテストモードは、例えば、外部から入力される信号の所定の組み合わせによって通常モードから移行される。尚、通常モードからテストモードに移行することを、以下、テストモードエントリーという。
【０００４】
以下、従来の半導体記憶装置におけるテストモードエントリーについて説明する。尚、ここでは、一例としてＳＤＲＡＭの動作について説明する。
図１は、ＳＤＲＡＭの一例のブロック構成図を示す。図１のＳＤＲＡＭ１は、クロックバッファ１０、コマンドデコーダ１１、アドレスバッファ／レジスタ＆バンクセレクト回路１２、Ｉ／Ｏデータバッファ／レジスタ１３、制御信号ラッチ回路１４、モードレジスタ１５、コラムアドレスカウンタ１６、テストモード活性化制御回路１７、テストモードデコーダ１８、バンク０用回路１９、及びバンク１用回路２０を含む構成である。
【０００５】
また、バンク０用回路１９とバンク１用回路２０内には、マトリクス状に配置されたメモリセル２１、ローデコーダ２２、センスアンプ２３、及びコラムデコーダ２４を含む複数のメモリセルブロック（メモリセルブロック２５ａ，２５ｂ，２５ｃ，２５ｄを示す。以下単にブロックと呼ぶ）、ライトアンプ／センスバッファ２６を含んでいる。
【０００６】
更に、図１のＳＤＲＡＭは、マトリクス状にメモリセルを配列したセルマトリクス（コア回路）が、複数のバンク単位（図１に示すバンク０用回路１９及びバンク１用回路２０）に分割されている。バンク毎に分割されたセルマトリクスは、更に複数のメモリセル２１がロー及びコラム方向に配置された各ブロック（図１に示す２５ａ，２５ｂ，２５ｃ，２５ｄ）を形成する。各ブロックでは、コラム単位にセンスアンプ２３を有する。尚、図１に示すＳＤＲＡＭ１は、２バンク構成として図示するが、バンク構成はこれに限ったものではない。
【０００７】
以下、図１のＳＤＲＡＭ１を構成する各部の機能について簡単に説明する。クロックバッファ１０は、外部からのクロック信号ＣＬＫとクロックイネーブル信号ＣＫＥとが入力され、クロックイネーブル信号ＣＫＥに基づいて装置を構成する各部に同期クロック信号ＣＬＫ１を供給する。また、クロックイネーブル信号ＣＫＥは、コマンドデコーダ１１、アドレスバッファ／レジスタ＆バンクセレクト回路１２、及びＩ／Ｏデータバッファ／レジスタ１３に供給される。
【０００８】
コマンドデコーダ１１は、外部からの各チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥを供給され、その各信号の組み合わせによりコマンドを決定し、そのコマンドを制御信号ラッチ回路１４、モードレジスタ１５、及びテストモード活性化制御回路１７に供給する。そして、制御信号ラッチ回路１４は、供給されたコマンドをラッチしてバンク０用回路１９及びバンク１用回路２０に供給する。尚、／は負論理の信号を表し、その他は正論理の信号を表す。
【０００９】
アドレスバッファ／レジスタ＆バンクセレクト回路１２は、外部からのメモリアドレス信号Ａ０〜Ａｎを供給され、そのアドレス信号をモードレジスタ１５、コラムアドレスカウンタ１６、及びテストモード活性化制御回路１７に供給する。尚、アドレスの最上位ビットＡｎはバンクセレクト用として使用され、図１の場合、バンク０用回路１９又はバンク１用回路２０のいずれか１つを選択する。また、入力されるアドレス信号の変数ｎはメモリ容量に応じた整数とする。
【００１０】
Ｉ／Ｏデータバッファ／レジスタ１３は、外部からデータ信号ＤＱ０〜ＤＱｎ及びデータ入出力マスク信号ＤＱＭを入力され、そのデータ信号ＤＱ０〜ＤＱｎをバンク０用回路１９，バンク１用回路２０に供給すると共に、バンク０用回路１９，バンク１用回路２０からデータ信号ＤＱ０〜ＤＱｎを供給される。更に、データ入出力マスク信号ＤＱＭは、必要に応じて入出力データ信号ＤＱ０〜ＤＱｎをマスクする。
【００１１】
モードレジスタ１５は、データ書き込み及びデータ読み出しにおけるデータ信号のバースト長を設定するためのレジスタ（又は、フューズ、スイッチ、及びワイヤボンディングによる設定）を具備し、外部から設定されるバースト長に基づいてバースト長情報を生成する。コラムアドレスカウンタ１６は、アドレスバッファ／レジスタ＆バンクセレクト回路１２から供給されたメモリアドレス信号を各バンクに供給している。
【００１２】
テストモード活性化制御回路１７は、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥに応じて決定されたコマンドであるモードレジスタセットコマンド（ＭＲＳ）信号と、アドレス信号との組み合わせに応じてテストモードエントリーを許可するか否かを判定する。テストモードエントリーを許可するときは、テストモードデコ−タ１８にテストモードエントリー信号を供給する。
【００１３】
テストモードデコーダ１８は、供給されるテストモードエントリー信号及びメモリアドレス信号の組み合わせに応じて様々なテストモードに対応したテストモード信号を必要部分に供給する。
次に、各バンク内の構成及び機能について簡単に説明する。ここでは、バンク０用回路１９についてのみ説明し、同様の構成を有するバンク１用回路２０の構成及び機能については、説明を省略する。バンク０用回路１９は、各ブロック２５ａ，２５ｂ，２５ｃ，２５ｄ内の各メモリセル２１のデータを対応するセンスアンプ２３に読み出している。
【００１４】
例えば、ブロック２５ａにおいて、ローデコーダ２２はメモリアドレス信号Ａ０〜Ａｎに対応するワード線を選択するためのワード線選択信号を生成する。センスアンプ２３は、ワード線選択信号により選択されるワード線に結合された全てのメモリセル２１のデータを個々に受取り保持する。コラムデコーダ２４は、複数のセンスアンプ２３に保持されているデータを複数ビット同時に選択するためのコラム線選択信号を生成する。
【００１５】
ライトアンプ／センスバッファ２６は、データ読み出し時、選択されたブロックから読み出されるパラレルデータを受取り、そのパラレルデータを書き込みデータバス上に出力する。また、データ書き込み時、受信するパラレルデータを各ブロックで処理可能な信号にバッファリングしてグローバルデータバス上に出力する。
【００１６】
次に、テストモード活性化制御回路１７の構成及び機能について説明する。図２は、テストモード活性化制御回路１７の一例の回路図を示す。テストモード活性化制御回路１７は、ＮＡＮＤ回路１００，１１０，１２０，１３０，１５０、ＮＯＴ回路１４０，１６０を含む構成とする。
ＮＡＮＤ回路１００は、アドレスバッファ／レジスタ＆バンクセレクト回路１２から出力されるメモリアドレス信号Ａ７及びコマンドデコーダ１１から出力されるモードレジスタセットコマンド（ＭＲＳ）信号が供給され、ＮＡＮＤ回路１３０に信号を供給する。ＮＡＮＤ回路１１０は、アドレスバッファ／レジスタ＆バンクセレクト回路１２から出力されるメモリアドレス信号Ａ８及びコマンドデコーダから出力されるリセットコマンド信号が供給され、ＮＡＮＤ回路１２０に信号を供給する。
【００１７】
ＮＡＮＤ回路１２０は、ＮＡＮＤ回路１１０から出力された信号及び電源投入信号が供給され、ＮＯＴ回路１４０を介してＮＡＮＤ回路１５０に信号を供給する。ＮＡＮＤ回路１３０は、ＮＡＮＤ回路１００から出力された信号及びＮＡＮＤ回路１５０から出力された信号が供給され、ＮＡＮＤ回路１５０に信号を供給する。ＮＡＮＤ回路１５０は、ＮＯＴ回路１４０から出力された信号及びＮＡＮＤ回路１３０から出力された信号が供給され、ＮＯＴ回路１６０を介してテストモードデコーダ１８にテストモードエントリー信号を供給する。
【００１８】
ＮＡＮＤ回路１３０，１５０及びＮＯＴ回路１４０，１６０は、ラッチ回路１７０を構成し、テストモード時にテストデコーダ１８にテストモードエントリー信号を供給する。また、ラッチ回路１７０は、メモリアドレス信号Ａ８，リセットコマンド信号，及び電源投入信号に応じてテストモードエントリー信号の供給を停止する。
【００１９】
以上のように、テストモード活性化制御回路１７は、アドレスバッファ／レジスタ＆バンクセレクト回路１２から出力されるメモリアドレス信号Ａ７，Ａ８、コマンドデコーダ１１から出力されるモードレジスタセットコマンド（ＭＲＳ）信号及びリセットコマンド信号、電源投入信号に応じてテストモードエントリー信号の出力を制御している。
【００２０】
【発明が解決しようとする課題】
しかしながら、テストモードエントリー信号の出力を制御するのに使用されるモードレジスタセットコマンド（ＭＲＳ）信号は、外部からの各チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥの組み合わせに応じて決定されるため、偶発的にテストモードエントリーを行う状態になる場合があった。特に、電源投入時等は信号が不安定であり、偶発的にテストモードエントリーを行う状態になる場合があった。したがって、従来のテストモード活性化制御回路１７は、偶発的に誤ってテストモードエントリー信号を出力してしまう可能性が高かった。
【００２１】
本発明は、上記の点に鑑みなされたもので、誤って通常モードからテストモードに移行することを防止する半導体記憶装置及び半導体メモリ回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明は、クロック信号に同期して動作する半導体記憶装置において、前記半導体記憶装置の評価を行うテストモードに切り換えるテストモード活性化制御回路を有し、前記テストモード活性化制御回路は、供給されるコマンド信号とアドレス信号との複数の組み合わせパターンに応じて前記テストモードに切り換えることを特徴とする。
【００２３】
このように、供給されるコマンド信号とアドレス信号との複数の組み合わせパターンに応じて前記テストモードに切り換えることにより、偶発的にテストモードに切り換わることを防止できる。これは、供給されるコマンド信号とアドレス信号とは外部からの信号に応じて決定されるため偶発的にテストモードに切り換える組み合わせパターンが生じる場合があるが、複数の組み合わせパターンに応じて前記テストモードに切り換えることにより、誤ってテストモードに切り換わる可能性を低減しているからである。
【００２４】
また、本発明は、前記テストモード活性化制御回路は、前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定する複数の判定部を有し、その判定の結果に基づいて前記テストモードに切り換えることを特徴とする。
このように、前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定する複数の判定部を有することにより、判定を複数回行うことが可能となり、誤ってテストモードに切り換わる可能性を低減している。
【００２５】
また、本発明は、前記所定の組み合わせパターンは、前記複数の組み合わせパターンと１対１に対応しており、前記複数の判定部により連続的に判定が行われることを特徴とする。
このように、前記所定の組み合わせパターンは、前記複数の組み合わせパターンと１対１に対応していることにより、数種類の所定の組み合わせパターンにより連続的に判定することができる。したがって、数種類の所定の組み合わせパターンにより判定を行うことにより、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。
【００２６】
また、本発明は、前記テストモード活性化制御回路は、前記判定の結果、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であると判定されたとき、前記テストモードに切り換えることを特徴とする。
このように、前記テストモード活性化制御回路は、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であるか否かを判定することにより、すべて同一であるときにのみ前記テストモードに切り換えることが可能となる。したがって、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。
【００２７】
また、本発明は、前記所定の組み合わせパターンは、他の用途に使用されていない前記コマンド信号とアドレス信号との組み合わせよりなり、前記アドレス信号は不規則なパターンからなることを特徴とする。
このように、前記所定の組み合わせパターンは、他の用途に使用されていない前記コマンド信号とアドレス信号との組み合わせとすることにより、他の用途に使用する場合とテストモードに切り換える場合とで前記コマンド信号とアドレス信号との組み合わせを切り換えて使用する。つまり、他の用途に使用されていない前記コマンド信号とアドレス信号との組み合わせパターンが複数回連続して供給されなければテストモードに切り換わらず、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。さらに、アドレス信号は単純なカウントアップのような規則性のあるパターンでなく、不規則なパターンからなることにより、誤ってテストモードに切り換わる可能性を大きく低減することが可能となる。
【００２８】
また、本発明は、前記テストモード活性化制御回路は、前記テストモードに切り換わった後に他の用途に使用されている前記コマンド信号とアドレス信号との組み合わせパターンが供給されると、前記テストモードを終了することを特徴とする。
このように、前記テストモード活性化制御回路は、前記テストモードに切り換わった後に他の用途に使用されている前記コマンド信号とアドレス信号との組み合わせパターンが供給されると、テストモードを終了するための処理を行う。したがって、他の用途に使用するための前記コマンド信号とアドレス信号との組み合わせパターンが供給されると自動的にテストモードを終了することが可能となる。
【００２９】
また、本発明は、クロック信号に同期して動作する半導体記憶装置において、取り込まれたコマンド信号に基づいて前記半導体記憶装置の動作モードを変化させるためのモードレジスタセットコマンド信号を生成するコマンドデコ−タと、前記モードレジスタセットコマンド信号とアドレス信号とが連続的に供給され、前記モードレジスタセットコマンド信号とアドレス信号との複数の組み合わせパターンに応じて、前記半導体記憶装置の評価を行うテストモードに切り換えるテストモード活性化制御回路とを有することを特徴とする。
【００３０】
このように、前記モードレジスタセットコマンド信号とアドレス信号とのパターンに応じて前記テストモードに切り換えることにより、偶発的にテストモードに切り換わることを防止できる。これは、供給されるモードレジスタセットコマンド信号とアドレス信号とは外部からの信号に応じて決定されるため偶発的にテストモードに切り換える組み合わせパターンが生じる場合があるが、複数の組み合わせパターンに応じて前記テストモードに切り換えることにより、誤ってテストモードに切り換わる可能性を低減しているからである。
【００３１】
また、本発明は、前記テストモード活性化制御回路は、前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定する判定部と、前記所定の組み合わせパターン以外の組み合わせパターンが供給されると前記判定部を初期化するリセット部とを有することを特徴とする。
このように、判定部により前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定し、リセット部により前記所定の組み合わせパターン以外の組み合わせパターンが供給されると前記判定部を初期化することにより、テストモード活性化制御回路の誤動作を防止することが可能となる。
【００３２】
また、本発明は、前記判定部は、前記複数の組み合わせパターンを構成する各組み合わせパターンが所定の組み合わせパターンと同一であるかを連続的に判定する複数の判定回路と、前記複数の判定回路による判定結果を保持し、前記複数の判定回路による判定結果に基づいて前記テストモードに切り換える信号を出力するラッチ回路とを有することを特徴とする。
【００３３】
このように、前記複数の判定回路を有することにより、前記複数の組み合わせパターンを構成する各組み合わせパターンが所定の組み合わせパターンと同一であるかを連続的に判定することが可能となる。また、ラッチ回路を有することにより、すべての判定の結果を考慮して前記テストモードに切り換える信号を出力することが可能となる。
【００３４】
また、本発明は、前記判定部は、前記判定の結果、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であると判定されたとき、前記テストモードに切り換えることを特徴とする。
このように、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であると判定されたときにテストモードに切り換えることにより、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。
【００３５】
また、本発明は、前記複数の判定回路は、前記所定の組み合わせパターンの数に応じて設けられることを特徴とする。
このように、前記所定の組み合わせパターンの数に応じて前記複数の判定回路を設けることにより、前記所定の組み合わせパターンの数の判定を行うことが可能となる。
【００３６】
また、本発明は、前記リセット部は、リセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、前記判定部を初期化することを特徴とする。
このように、リセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、前記リセット部は前記判定部を初期化する。したがって、前記判定を行っている途中にリセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、テストモード切り換えのための処理が初期化され、誤ってテストモードに切り換わる可能性を低減することが可能である。また、前回のデータが判定部に残り、次回のテストモード切り換えのための処理において誤動作が起こるのを防止することが可能となる。
また、本発明は、半導体メモリ回路を評価するためのテストモードにエントリするためのテストモードエントリ信号を生成する第１の回路を有し、該第１の回路は、外部から順次供給される複数のコマンド信号の特定の組み合わせに応答して前記テストモードエントリ信号を発生することを特徴とする。
このように、第１の回路を設けることにより、外部からの複数のコマンド信号の特定の組み合わせに応答してテストモードエントリ信号を発生することができる。
また、本発明は、前記第１の回路は、前記複数のコマンド信号が前記特定の組み合わせと異なっていた場合、前記テストモードを終了させることを特徴とする。
このように、第１の回路を設けることにより、外部からの複数のコマンド信号が特定の組み合わせと異なっていた場合に、テストモードを終了させることができる。
また、本発明は、前記複数のコマンド信号の各々は、前記半導体メモリ回路の制御端子に入力される信号と、アドレス端子に入力される信号とで構成されることを特徴とする。
このように、複数のコマンド信号を制御端子およびアドレス端子に入力される信号で構成することができる。
また、本発明は、前記第１の回路は、直列接続された複数のラッチ回路と、隣接する２つのラッチ回路の間に設けられた複数の論理回路とを有し、各論理回路は、対応する前記コマンド信号が予め定められたものと一致した場合、前段のラッチ回路の出力信号を次段のラッチ回路へ転送することを特徴とする。
このように、第１の回路はラッチ回路と論理回路とで構成することができる。
【００３７】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。尚、本発明の半導体記憶装置は、図１に示すブロック構成図と同様であり、テストモード活性化制御回路１７の構成及び機能が異なっている。したがって、テストモード活性化制御回路１７の構成及び機能についての説明を中心に行い、図１で説明した部分については説明を省略する。
【００３８】
図３は、本発明のテストモード活性化制御回路１７の一実施例のブロック図を示す。テストモード活性化制御回路１７は、遅延回路３０、ＮＯＲ回路３１、ＮＯＴ回路３２，３７〜４０、ＮＡＮＤ回路３３〜３６、ＰＭＯＳトランジスタ４１〜４４、ラッチ回路４５〜４８、及びリセット回路５４を含む構成とする。また、リセット回路５４は、ＮＡＮＤ回路４９，５０，５３、ＮＯＴ回路５１、ＮＯＲ回路５２を含んでいる。尚、図３のブロック図に記載されているメモリアドレス信号Ａｎｚは、二つのＮＯＴ回路を介して入力されていることを示し、メモリアドレス信号Ａｎｘは、一つのＮＯＴ回路を介して入力されていることを示す。
【００３９】
上記、本発明のテストモード活性化制御回路１７を構成する各部の機能について簡単に説明する。遅延回路３０は、コマンドデコーダ１１から出力されるモードレジスタセットコマンド（ＭＲＳ）信号を供給され、その信号を適切なタイミングでＮＯＲ回路３１に供給すると共に、ＮＯＴ回路３２を介してＮＡＮＤ回路３６に供給する。
【００４０】
ＮＯＲ回路３１は、遅延回路３０から出力されたモードレジスタセットコマンド（ＭＲＳ）信号及びメモリアドレス信号Ａ７ｚが供給され、ＮＡＮＤ回路３３〜３５，４９，５０に信号を供給する。ＮＡＮＤ回路３３〜３６は、図３に示すように、各ＮＡＮＤ回路毎に異なるメモリアドレス信号が組み合わされて供給される。
【００４１】
このメモリアドレス信号の組み合わせは、バースト長やＣＡＳレイテンシー等のモードレジスタセットコマンド（ＭＲＳ）の動作モード設定に使用されるメモリアドレス信号の組み合わせを避けて決定されているものである。図４は、モードレジスタセットコマンド（ＭＲＳ）の動作モード設定の一例の表である。
例えば、図４を参照すると、ＮＡＮＤ回路３３に供給されているメモリアドレス信号Ａ０＝１，Ａ１＝１，及びＡ２＝１は未使用のメモリアドレス信号の組み合わせである。同様に、ＮＡＮＤ回路３４〜３６に供給されているメモリアドレス信号の組み合わせは、未使用のものである。このような未使用のメモリアドレス信号の組み合わせを、以下、イリーガルパターンと呼ぶ。
【００４２】
ＮＡＮＤ回路３３は、ＮＯＲ回路３１から出力される信号及びイリーガルパターン（Ａ０ｚ，Ａ１ｚ，Ａ２ｚ）が入力されると、ＮＯＴ回路３７を介してラッチ回路４５に信号を供給すると共に、ＰＭＯＳトランジスタ４１をＯＮ状態とする。したがって、ラッチ回路４５にＨｉｇｈの信号がラッチされる。
次に、ＮＡＮＤ回路３４は、ＮＯＲ回路３１から出力される信号及びイリーガルパターン（Ａ０ｚ，Ａ１ｘ，Ａ２ｚ）が入力されると、ＮＯＴ回路３８を介してラッチ回路４６に信号を供給すると共に、ＰＭＯＳトランジスタ４２をＯＮ状態とする。したがって、ラッチ回路４５から出力されたＨｉｇｈの信号がラッチ回路４６にラッチされる。
【００４３】
次に、ＮＡＮＤ回路３５は、ＮＯＲ回路３１から出力される信号及びイリーガルパターン（Ａ０ｘ，Ａ１ｚ，Ａ２ｚ）が入力されると、ＮＯＴ回路３９を介してラッチ回路４７に信号を供給すると共に、ＰＭＯＳトランジスタ４３をＯＮ状態とする。したがって、ラッチ回路４６から出力されたＨｉｇｈの信号がラッチ回路４７にラッチされる。
【００４４】
次に、ＮＡＮＤ回路３６は、ＮＯＴ回路３２から出力される信号及びイリーガルパターン（Ａ７ｚ，Ａ８ｘ）が入力されると、ＮＯＴ回路４０を介してラッチ回路４８に信号を供給すると共に、ＰＭＯＳトランジスタ４４をＯＮ状態とする。したがって、ラッチ回路４７から出力されたＨｉｇｈの信号がラッチ回路４８にラッチされ、そのＨｉｇｈの信号がテストモードエントリー信号としてテストモードデコーダ１８に供給される。
【００４５】
上記は、４つのイリーガルパターンが正確に入力された場合であるが、ＮＡＮＤ回路３３〜３６のうちいずれか一つでもイリーガルパターンが正確に入力されないときは、対応するＰＭＯＳトランジスタ４１〜４４がＯＮ状態とならず、Ｈｉｇｈの信号がラッチ回路４８に供給されない。したがって、テストモードエントリー信号がテストモードデコーダ１８に供給されないことになる。
【００４６】
また、リセット回路５４に電源投入信号、リセットコマンド信号、上記ＮＡＮＤ回路３３〜３６で使用していないイリーガルパターン等が供給されると、リセット回路５４はラッチ回路４５〜４８をリセットする信号を出力する。尚、リセットコマンド信号とは、モードレジスタセットコマンド（ＭＲＳ）以外のコマンド（デバイス非選択ＤＥＳＬやノーオペレーションＮＯＰなど）を入力することによりリセット回路に供給される信号である。
【００４７】
次に、リセット回路５４の構成及び機能について説明する。ＮＡＮＤ回路４９は、ＮＯＲ回路３１から出力される信号及びリーガルパターン（Ａ２ｘ）が入力されると、ＮＡＮＤ回路５３に信号を出力する。ＮＡＮＤ回路５０は、ＮＯＲ回路３１から出力される信号及びイリーガルパターン（Ａ０ｘ，Ａ１ｘ，Ａ２ｚ）が入力されると、ＮＯＴ回路５１を介してＮＯＲ回路５２に信号を出力する。ＮＯＲ回路５２は、電源投入信号、リセットコマンド信号、ＮＯＴ回路５１から出力される信号を供給され、少なくとも一つの信号が供給されるとＮＡＮＤ回路５３に信号を出力する。
【００４８】
ＮＡＮＤ回路５３は、ＮＡＮＤ回路４９から出力される信号及びＮＯＲ回路５２から出力される信号が供給され、電源投入信号、リセットコマンド信号、上記ＮＡＮＤ回路３３〜３６で使用していないイリーガルパターン等が供給されるとラッチ回路４５〜４８をリセットする信号を出力する。
図５は、本発明の半導体記憶装置１のテストモードエントリー動作を示す一例のタイミングチャートである。図１，図３，及び図５を参照して、テストモードエントリー動作のタイミング制御について説明する。尚、図５のタイムチャートはテストモード活性化制御回路１７に正確にイリーガルパターンが供給され、テストモードエントリー信号が出力される場合である。
【００４９】
最初に、クロック信号ＣＬＫが立ち上がると、メモリアドレス信号Ａ０〜Ａ２，Ａ７がモードレジスタセットコマンド（ＭＲＳ）信号の立ち上がりでＮＡＮＤ回路３３に供給される。このとき、メモリアドレス信号Ａ０〜Ａ２は、ＮＡＮＤ回路３３に設定されているイリーガルパターンと同一であり、ラッチ回路４５にＨｉｇｈの信号をラッチさせる。このとき、コマンドデコーダ８に供給されているローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥは、Ｌｏｗの信号である。
【００５０】
次に、クロック信号ＣＬＫが立ち上がると、メモリアドレス信号Ａ０〜Ａ２，Ａ７がモードレジスタセットコマンド（ＭＲＳ）信号の立ち上がりでＮＡＮＤ回路３４に供給される。このとき、メモリアドレス信号Ａ０〜Ａ２は、ＮＡＮＤ回路３４に設定されているイリーガルパターンと同一であり、ラッチ回路４６にＨｉｇｈの信号をラッチさせる。このとき、コマンドデコーダ８に供給されているローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥは、Ｌｏｗの信号である。
【００５１】
次に、クロック信号ＣＬＫが立ち上がると、メモリアドレス信号Ａ０〜Ａ２，Ａ７がモードレジスタセットコマンド（ＭＲＳ）信号の立ち上がりでＮＡＮＤ回路３５に供給される。このとき、メモリアドレス信号Ａ０〜Ａ２は、ＮＡＮＤ回路３５に設定されているイリーガルパターンと同一であり、ラッチ回路４７にＨｉｇｈの信号をラッチさせる。
【００５２】
次に、クロック信号ＣＬＫが立ち上がると、メモリアドレス信号Ａ７，Ａ８がモードレジスタセットコマンド（ＭＲＳ）信号の立ち上がりでＮＡＮＤ回路３６に供給される。このとき、メモリアドレス信号Ａ７，Ａ８は、ＮＡＮＤ回路３６に設定されているイリーガルパターンと同一であり、ラッチ回路４８にＨｉｇｈの信号をラッチさせると共に、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥをＨｉｇｈの信号に変化させる。
【００５３】
この一連の動作により正確なイリーガルパターンが供給されると、テストモード活性化制御回路１７からテストモードエントリー信号がテストモードデコーダ１８に供給される。
図６は、本発明の半導体記憶装置１のテストモードエントリー動作を示す一例のタイミングチャートである。図１，図３，及び図６を参照して、テストモードエントリー動作のタイミング制御について説明する。尚、図６のタイムチャートはテストモード活性化制御回路１７に正確にイリーガルパターンが供給されず、テストモードエントリー信号が出力されない場合である。
【００５４】
最初に、クロック信号ＣＬＫが立ち上がると、メモリアドレス信号Ａ０〜Ａ２，Ａ７がモードレジスタセットコマンド（ＭＲＳ）信号の立ち上がりでＮＡＮＤ回路３３に供給される。このとき、メモリアドレス信号Ａ０〜Ａ２は、ＮＡＮＤ回路３３に設定されているイリーガルパターンと同一であり、ラッチ回路４５にＨｉｇｈの信号をラッチさせる。このとき、コマンドデコーダ８に供給されているローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥは、Ｌｏｗの信号である。
【００５５】
次に、クロック信号ＣＬＫが立ち上がると、メモリアドレス信号Ａ０〜Ａ２，Ａ７がモードレジスタセットコマンド（ＭＲＳ）信号の立ち上がりでＮＡＮＤ回路３４に供給される。このとき、メモリアドレス信号Ａ０〜Ａ２は、ＮＡＮＤ回路３４に設定されているイリーガルパターンと異なっており、ＰＭＯＳトランジスタ４２がＯＮ状態とならず、ラッチ回路４５から出力されたＨｉｇｈの信号がラッチ回路４６にラッチされない。また、メモリアドレス信号Ａ２がＬｏｗの信号であるのでＮＡＮＤ回路４９からＮＡＮＤ回路５３に信号が供給され、ＮＡＮＤ回路５３からラッチ回路４５〜４８をリセットする信号が出力される。また、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥは、Ｈｉｇｈの信号に変化される。したがって、誤ったイリーガルパターンがテストモード活性化制御回路１７に供給されると、Ｈｉｇｈの信号がラッチ回路４８に供給されず、テストモードエントリー信号がテストモードデコーダ１８に供給されないことになる。
【００５６】
以上のように、本発明の半導体記憶装置１は、テストモード活性化制御回路１７の構成及び機能に特徴を有するものであり、イリーガルパターンを複数回利用してテストモードエントリー信号の出力の制御を行っている。
また、テストモードエントリー信号の出力の制御に利用していないイリーガルパターンをリセット回路で使用することで、リセット処理を確実にしている。したがって、誤って通常モードからテストモードに移行する確率を著しく低下させることが可能である。
【００５７】
なお、上記例において、図３に示すＮＡＮＤ回路３３〜３６，ＮＯＴ回路３７〜４０，及びラッチ回路４５〜４８が請求項に記載の判定部に対応する。また、図３に示すＮＡＮＤ回路４９，５０，５３、ＮＯＴ回路５１、及びＮＯＲ回路５２が請求項に記載のリセット部に対応する。また、図３に示すＮＡＮＤ回路３３〜３６が請求項に記載の判定回路に対応する。また、イリーガルパターンが請求項に記載の所定の組み合わせパターンに対応する。
【００５８】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
本発明によれば、供給されるコマンド信号とアドレス信号との複数の組み合わせパターンに応じて前記テストモードに切り換えることにより、偶発的にテストモードに切り換わることを防止できる。これは、供給されるコマンド信号とアドレス信号とは外部からの信号に応じて決定されるため偶発的にテストモードに切り換える組み合わせパターンが生じる場合があるが、複数の組み合わせパターンに応じて前記テストモードに切り換えることにより、誤ってテストモードに切り換わる可能性を低減しているからである。
【００５９】
また、本発明によれば、前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定する複数の判定部を有することにより、判定を複数回行うことが可能となり、誤ってテストモードに切り換わる可能性を低減している。
また、本発明によれば、前記所定の組み合わせパターンは、前記複数の組み合わせパターンと１対１に対応していることにより、数種類の所定の組み合わせパターンにより連続的に判定することができる。したがって、数種類の所定の組み合わせパターンにより判定を行うことにより、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。
【００６０】
また、本発明によれば、前記テストモード活性化制御回路は、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であるか否かを判定することにより、すべて同一であるときにのみ前記テストモードに切り換えることが可能となる。したがって、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。
【００６１】
また、本発明によれば、前記所定の組み合わせパターンは、他の用途に使用されていない前記コマンド信号とアドレス信号との組み合わせとすることにより、他の用途に使用する場合とテストモードに切り換える場合とで前記コマンド信号とアドレス信号との組み合わせを切り換えて使用する。つまり、他の用途に使用されていない前記コマンド信号とアドレス信号との組み合わせパターンが複数回連続して供給されなければテストモードに切り換わらず、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。さらに、アドレス信号は単純なカウントアップのような規則性のあるパターンでなく、不規則なパターンからなることにより、誤ってテストモードに切り換わる可能性を大きく低減することが可能となる。
【００６２】
また、本発明によれば、前記テストモード活性化制御回路は、前記テストモードに切り換わった後に他の用途に使用されている前記コマンド信号とアドレス信号との組み合わせパターンが供給されると、テストモードを終了するための処理を行う。したがって、他の用途に使用するための前記コマンド信号とアドレス信号との組み合わせパターンが供給されると自動的にテストモードを終了することが可能となる。
【００６３】
また、本発明によれば、前記モードレジスタセットコマンド信号とアドレス信号とのパターンに応じて前記テストモードに切り換えることにより、偶発的にテストモードに切り換わることを防止できる。これは、供給されるモードレジスタセットコマンド信号とアドレス信号とは外部からの信号に応じて決定されるため偶発的にテストモードに切り換える組み合わせパターンが生じる場合があるが、複数の組み合わせパターンに応じて前記テストモードに切り換えることにより、誤ってテストモードに切り換わる可能性を低減しているからである。
【００６４】
また、本発明によれば、判定部により前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定し、リセット部により前記所定の組み合わせパターン以外の組み合わせパターンが供給されると前記判定部を初期化することにより、テストモード活性化制御回路の誤動作を防止することが可能となる。
【００６５】
また、本発明によれば、前記複数の判定回路を有することにより、前記複数の組み合わせパターンを構成する各組み合わせパターンが所定の組み合わせパターンと同一であるかを連続的に判定することが可能となる。また、ラッチ回路を有することにより、すべての判定の結果を考慮して前記テストモードに切り換える信号を出力することが可能となる。
【００６６】
また、本発明によれば、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であると判定されたときにテストモードに切り換えることにより、誤ってテストモードに切り換わる可能性を更に低減することが可能となる。
また、本発明によれば、前記所定の組み合わせパターンの数に応じて前記複数の判定回路を設けることにより、前記所定の組み合わせパターンの数の判定を行うことが可能となる。
【００６７】
また、本発明によれば、リセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、前記リセット部は前記判定部を初期化する。したがって、前記判定を行っている途中にリセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、テストモード切り換えのための処理が初期化され、誤ってテストモードに切り換わる可能性を低減することが可能である。また、前回のデータが判定部に残り、次回のテストモード切り換えのための処理において誤動作が起こるのを防止することが可能となる。
また、本発明によれば、第１の回路を設けることにより、外部からの複数のコマンド信号の特定の組み合わせに応答してテストモードエントリ信号を発生することができる。
また、本発明によれば、第１の回路を設けることにより、外部からの複数のコマンド信号が特定の組み合わせと異なっていた場合に、テストモードを終了させることができる。
また、本発明によれば、複数のコマンド信号を制御端子およびアドレス端子に入力される信号で構成することができる。
また、本発明によれば、第１の回路はラッチ回路と論理回路とで構成することができる。
【図面の簡単な説明】
【図１】ＳＤＲＡＭの一例のブロック構成図である。
【図２】テストモード活性化制御回路１７の一例の回路図である。
【図３】本発明のテストモード活性化制御回路１７の一実施例のブロック図である。
【図４】モードレジスタセットコマンド（ＭＲＳ）の動作モード設定の一例の表である。
【図５】本発明の半導体記憶装置１のテストモードエントリー動作を示す一例のタイミングチャートである。
【図６】本発明の半導体記憶装置１のテストモードエントリー動作を示す一例のタイミングチャートである。
【符号の説明】
１ ＳＤＲＡＭ
１０ クロックバッファ
１１ コマンドデコーダ
１２ アドレスバッファ／レジスタ＆バンクセレクト回路
１３ Ｉ／Ｏデータバッファ／レジスタ
１４ 制御信号ラッチ回路
１５ モードレジスタ
１６ コラムアドレスカウンタ
１７ テストモード活性化制御回路
１８ テストモードデコーダ
１９ バンク０用回路
２０ バンク１用回路
２１ メモリセル
２２ ローデコーダ
２３ センスアンプ
２４ コラムデコ−タ
２５ａ，２５ｂ，２５ｃ，２５ｄ メモリセルブロック
２６ ライトアンプ／センスバッファ
３０ 遅延回路
３１，５２ ＮＯＲ回路
３２，３７〜４０，５１ ＮＯＴ回路
３３〜３６，４９，５０，５３ ＮＡＮＤ回路
４１〜４４ ＰＭＯＳトランジスタ
４５〜４８ ラッチ回路
５４ リセット回路
Claims (10)
- 入力されたコマンドに基づいてテストモードに切り換わる半導体記憶装置において、
前記コマンドに基づいて前記半導体記憶装置の動作モードを切り換えるためのモード信号を生成するコマンドデコーダと、
前記モード信号とアドレス信号とを受け、前記モード信号と前記アドレス信号との組み合わせパターンと、予め設定された前記モード信号と前記アドレス信号との組み合わせパターンとが一致したときにラッチ信号を出力する複数の判定回路と、
対応する前記判定回路からの前記ラッチ信号に基づいて前段のラッチ回路の出力信号をラッチして後段のラッチ回路に転送し、前記後段のラッチ回路から前記テストモードに切り換える信号を出力する、直列に接続された複数のラッチ回路とを含む判定部と、
を有することを特徴とする半導体記憶装置。 - 前記判定回路は、隣接する２つの前記ラッチ回路の間に設けられた複数の論理回路を有し、
前記各論理回路は、対応する前記コマンド信号が予め定められたものと一致した場合、前段のラッチ回路の出力信号を後段のラッチ回路へ転送することを特徴とする請求項１記載の半導体記憶装置。 - 前記制御回路は、前記予め設定された前記モード信号と前記アドレス信号との組み合わせパターンと異なる、前記モード信号と前記アドレス信号との組み合わせパターンが供給されると前記判定部を初期化するリセット部を有することを特徴とする請求項１又は２記載の半導体記憶装置。
- 前記複数の判定回路は、前記予め設定された前記モード信号と前記アドレス信号との組み合わせパターンの数に応じて設けられることを特徴とする請求項１乃至３何れか一項記載の半導体記憶装置。
- 前記リセット部は、前記モード信号が生成されるコマンドと異なるコマンドから生成されるリセットコマンド信号が供給されると、前記判定部を初期化することを特徴とする請求項３又は４記載の半導体記憶装置。
- 入力されたコマンドに基づいてテストモードに切り換わる半導体メモリ回路において、
前記コマンドに基づいて前記半導体メモリ回路の動作モードを切り換えるためのモード信号を生成するコマンドデコーダと、
前記モード信号とアドレス信号とを受け、前記モード信号と前記アドレス信号との組み合わせパターンと、予め設定された前記モード信号と前記アドレス信号との組み合わせパターンとが一致したときにラッチ信号を出力する複数の判定回路と、
対応する前記判定回路からの前記ラッチ信号に基づいて前段のラッチ回路の出力信号をラッチして後段のラッチ回路に転送し、前記後段のラッチ回路から前記テストモードに切り換える信号を出力する、直列に接続された複数のラッチ回路とを含む判定部と、
を有することを特徴とする半導体メモリ回路。 - 前記判定回路は、隣接する２つの前記ラッチ回路の間に設けられた複数の論理回路を有し、
前記各論理回路は、対応する前記コマンド信号が予め定められたものと一致した場合、前段のラッチ回路の出力信号を後段のラッチ回路へ転送することを特徴とする請求項６記載の半導体メモリ回路。 - 前記制御回路は、前記予め設定された前記モード信号と前記アドレス信号との組み合わせパターンと異なる、前記モード信号と前記アドレス信号との組み合わせパターンが供給されると前記判定部を初期化するリセット部を有することを特徴とする請求項６又は７記載の半導体メモリ回路。
- 前記複数の判定回路は、前記予め設定された前記モード信号と前記アドレス信号との組み合わせパターンの数に応じて設けられることを特徴とする請求項６乃至８何れか一項記載の半導体メモリ回路。
- 前記リセット部は、前記モード信号が生成されるコマンドと異なるコマンドから生成されるリセットコマンド信号が供給されると、前記判定部を初期化することを特徴とする請求項８又は９記載の半導体メモリ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31797798A JP3883087B2 (ja) | 1998-11-09 | 1998-11-09 | 半導体記憶装置及び半導体メモリ回路 |
| US09/385,006 US6256240B1 (en) | 1998-11-09 | 1999-08-27 | Semiconductor memory circuit |
| KR1019990036293A KR100571739B1 (ko) | 1998-11-09 | 1999-08-30 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31797798A JP3883087B2 (ja) | 1998-11-09 | 1998-11-09 | 半導体記憶装置及び半導体メモリ回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000149600A JP2000149600A (ja) | 2000-05-30 |
| JP2000149600A5 JP2000149600A5 (ja) | 2004-12-02 |
| JP3883087B2 true JP3883087B2 (ja) | 2007-02-21 |
Family
ID=18094116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31797798A Expired - Fee Related JP3883087B2 (ja) | 1998-11-09 | 1998-11-09 | 半導体記憶装置及び半導体メモリ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6256240B1 (ja) |
| JP (1) | JP3883087B2 (ja) |
| KR (1) | KR100571739B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001243797A (ja) | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体装置及びその試験方法 |
| JP3569232B2 (ja) * | 2001-01-17 | 2004-09-22 | Ｎｅｃマイクロシステム株式会社 | シリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式 |
| JP3737437B2 (ja) | 2001-02-01 | 2006-01-18 | Ｎｅｃエレクトロニクス株式会社 | 半導体メモリ及びその動作モードのエントリー方法 |
| JP4707255B2 (ja) * | 2001-04-26 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR100800132B1 (ko) * | 2001-09-13 | 2008-02-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 테스트 모드 엔트리 방법 및 이를 이용한 테스트 모드 신호선이 배치된 반도체 메모리 장치 |
| US6914849B2 (en) * | 2003-10-16 | 2005-07-05 | International Business Machines Corporation | Method and apparatus for reducing power consumption in a memory array with dynamic word line driver/decoders |
| KR100735575B1 (ko) * | 2004-06-11 | 2007-07-04 | 삼성전자주식회사 | 메모리의 테스트 모드 인터페이스 방법 및 장치 |
| KR100724626B1 (ko) * | 2005-08-29 | 2007-06-04 | 주식회사 하이닉스반도체 | 테스트 모드 제어 회로 |
| JP4778321B2 (ja) * | 2006-01-30 | 2011-09-21 | 富士通セミコンダクター株式会社 | 半導体メモリ、メモリシステム |
| US8316158B1 (en) | 2007-03-12 | 2012-11-20 | Cypress Semiconductor Corporation | Configuration of programmable device using a DMA controller |
| US8060661B1 (en) | 2007-03-27 | 2011-11-15 | Cypress Semiconductor Corporation | Interface circuit and method for programming or communicating with an integrated circuit via a power supply pin |
| KR100902048B1 (ko) * | 2007-05-14 | 2009-06-15 | 주식회사 하이닉스반도체 | 반도체 장치의 어드레스 수신회로 |
| US7937631B2 (en) * | 2007-08-28 | 2011-05-03 | Qimonda Ag | Method for self-test and self-repair in a multi-chip package environment |
| KR100891304B1 (ko) | 2007-09-10 | 2009-04-06 | 주식회사 하이닉스반도체 | 테스트 모드 회로를 포함하는 반도체 메모리 장치 |
| US20110004703A1 (en) * | 2009-07-02 | 2011-01-06 | Nanya Technology Corporation | Illegal command handling |
| JP5514095B2 (ja) * | 2010-12-24 | 2014-06-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR101187642B1 (ko) * | 2011-05-02 | 2012-10-08 | 에스케이하이닉스 주식회사 | 집적 회로의 모니터링 장치 |
| JP5963647B2 (ja) * | 2012-01-30 | 2016-08-03 | エスアイアイ・セミコンダクタ株式会社 | 半導体記憶回路を備えた半導体装置 |
| KR20170076098A (ko) * | 2015-12-24 | 2017-07-04 | 에스케이하이닉스 주식회사 | 테스트 모드 제어 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| US5825782A (en) * | 1996-01-22 | 1998-10-20 | Micron Technology, Inc. | Non-volatile memory system including apparatus for testing memory elements by writing and verifying data patterns |
-
1998
- 1998-11-09 JP JP31797798A patent/JP3883087B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-27 US US09/385,006 patent/US6256240B1/en not_active Expired - Lifetime
- 1999-08-30 KR KR1019990036293A patent/KR100571739B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000149600A (ja) | 2000-05-30 |
| KR100571739B1 (ko) | 2006-04-18 |
| KR20000034911A (ko) | 2000-06-26 |
| US6256240B1 (en) | 2001-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3883087B2 (ja) | 半導体記憶装置及び半導体メモリ回路 | |
| US7149824B2 (en) | Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction | |
| KR100719377B1 (ko) | 데이터 패턴을 읽는 반도체 메모리 장치 | |
| US6981100B2 (en) | Synchronous DRAM with selectable internal prefetch size | |
| KR100270346B1 (ko) | 스탠바이시의 소비 전력을 저감할 수 있는 동기형 반도체 기억장치 | |
| JP3244340B2 (ja) | 同期型半導体記憶装置 | |
| US7251171B2 (en) | Semiconductor memory and system apparatus | |
| US6327175B1 (en) | Method and apparatus for controlling a memory array with a programmable register | |
| KR20230153531A (ko) | 구성 가능한 메모리 어레이 뱅크 아키텍처를 위한 장치 및 방법 | |
| JP4439033B2 (ja) | 半導体記憶装置 | |
| US6888760B2 (en) | System and method for multiplexing data and data masking information on a data bus of a memory device | |
| JP2005182994A (ja) | 半導体記憶装置におけるスルーレート調節装置及びその方法 | |
| JP4025002B2 (ja) | 半導体記憶装置 | |
| JP2004046927A (ja) | 半導体記憶装置 | |
| JP2008192264A (ja) | 半導体記憶装置 | |
| KR20000077284A (ko) | 반도체 메모리 | |
| US6751130B2 (en) | Integrated memory device, method of operating an integrated memory, and memory system having a plurality of integrated memories | |
| JP3930198B2 (ja) | 半導体集積回路 | |
| KR100800132B1 (ko) | 반도체 메모리 장치의 테스트 모드 엔트리 방법 및 이를 이용한 테스트 모드 신호선이 배치된 반도체 메모리 장치 | |
| KR20040029536A (ko) | 네트워크 상 높은 버스 효율을 갖는 메모리 장치 및 그동작 방법, 그리고 이를 포함하는 메모리 시스템 | |
| JP3642420B2 (ja) | 半導体装置 | |
| KR100738967B1 (ko) | 반도체 메모리의 상태 데이터 출력장치 | |
| JP2004164753A (ja) | メモリ装置及びメモリ装置の動作制御方法 | |
| KR20020078187A (ko) | 동기형 다이나믹 랜덤 액세스 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060919 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061107 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061110 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091124 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131124 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |