JP2000149600A5 - - Google Patents

Description

【発明の名称】半導体記憶装置および半導体メモリ回路

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置および半導体メモリ回路に係り、特にコマンドの入力によりテストモードに移行する半導体記憶装置および半導体メモリ回路に関する。

【００２１】
本発明は、上記の点に鑑みなされたもので、謝って通常モードからテキストモードに移行することを防止する半導体記憶装置および半導体メモリ回路を提供することを目的とする。

【００３６】
また、請求項１２記載の本発明は、前記リセット部は、リセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、前記判定部を初期化することを特徴とする。
このように、リセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、前記リセット部は前記判定部を初期化する。したがって、前記判定を行っている途中にリセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、テストモード切り換えのための処理が初期化され、誤ってテストモードに切り換わる可能性を低減することが可能である。また、前回のデータが判定部に残り、次回のテストモード切り換えのための処理において誤動作が起こるのを防止することが可能となる。
また、請求項１３記載の本発明は、半導体メモリ回路を評価するためのテストモードにエントリするためのテストモードエントリ信号を生成する第１の回路を有し、該第１の回路は、外部から順次供給される複数のコマンド信号の特定の組み合わせに応答して前記テストモードエントリ信号を発生することを特徴とする。
このように、第１の回路を設けることにより、外部からの複数のコマンド信号の特定の組み合わせに応答してテストモードエントリ信号を発生することができる。
また、請求項１４記載の本発明は、前記第１の回路は、前記複数のコマンド信号が前記特定の組み合わせと異なっていた場合、前記テストモードを終了させることを特徴とする。
このように、第１の回路を設けることにより、外部からの複数のコマンド信号が特定の組み合わせと異なっていた場合に、テストモードを終了させることができる。
また、請求項１５記載の本発明は、前記複数のコマンド信号の各々は、前記半導体メモリ回路の制御端子に入力される信号と、アドレス端子に入力される信号とで構成されることを特徴とする。
このように、複数のコマンド信号を制御端子およびアドレス端子に入力される信号で構成することができる。
また、請求項１６記載の本発明は、前記第１の回路は、直列接続された複数のラッチ回路と、隣接する２つのラッチ回路の間に設けられた複数の論理回路とを有し、各論理回路は、対応する前記コマンド信号が予め定められたものと一致した場合、前段のラッチ回路の出力信号を次段のラッチ回路へ転送することを特徴とする。
このように、第１の回路はラッチ回路と論理回路とで構成することができる。

【００６７】
また、請求項１２記載の本発明によれば、リセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、前記リセット部は前記判定部を初期化する。したがって、前記判定を行っている途中にリセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、テストモード切り換えのための処理が初期化され、誤ってテストモードに切り換わる可能性を低減することが可能である。また、前回のデータが判定部に残り、次回のテストモード切り換えのための処理において誤動作が起こるのを防止することが可能となる。
また、請求項１３記載の本発明によれば、第１の回路を設けることにより、外部からの複数のコマンド信号の特定の組み合わせに応答してテストモードエントリ信号を発生することができる。
また、請求項１４記載の本発明によれば、第１の回路を設けることにより、外部からの複数のコマンド信号が特定の組み合わせと異なっていた場合に、テストモードを終了させることができる。
また、請求項１５記載の本発明によれば、複数のコマンド信号を制御端子およびアドレス端子に入力される信号で構成することができる。
また、請求項１６記載の本発明によれば、第１の回路はラッチ回路と論理回路とで構成することができる。

Claims (16)

1. クロック信号に同期して動作する半導体記憶装置において、
   前記半導体記憶装置の評価を行うテストモードに切り換えるテストモード活性化制御回路を有し、
   前記テストモード活性化制御回路は、供給されるコマンド信号とアドレス信号との複数の組み合わせパターンに応じて前記テストモードに切り換えることを特徴とする半導体記憶装置。
2. 前記テストモード活性化制御回路は、前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定する複数の判定部を有し、その判定の結果に基づいて前記テストモードに切り換えることを特徴とする請求項１記載の半導体記憶装置。
3. 前記所定の組み合わせパターンは、前記複数の組み合わせパターンと１対１に対応しており、前記複数の判定部により連続的に判定が行われることを特徴とする請求項２記載の半導体記憶装置。
4. 前記テストモード活性化制御回路は、前記判定の結果、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であると判定されたとき、前記テストモードに切り換えることを特徴とする請求項３記載の半導体記憶装置。
5. 前記所定の組み合わせパターンは、他の用途に使用されていない前記コマンド信号とアドレス信号との組み合わせよりなり、前記アドレス信号は不規則なパターンからなることを特徴とする請求項４記載の半導体記憶装置。
6. 前記テストモード活性化制御回路は、前記テストモードに切り換わった後に他の用途に使用されている前記コマンド信号とアドレス信号との組み合わせパターンが供給されると、前記テストモードを終了することを特徴とする請求項５記載の半導体記憶装置。
7. クロック信号に同期して動作する半導体記憶装置において、
   取り込まれたコマンド信号に基づいて前記半導体記憶装置の動作モードを変化させるためのモードレジスタセットコマンド信号を生成するコマンドデコ−タと、
   前記モードレジスタセットコマンド信号とアドレス信号とが連続的に供給され、前記モードレジスタセットコマンド信号とアドレス信号との複数の組み合わせパターンに応じて、前記半導体記憶装置の評価を行うテストモードに切り換えるテストモード活性化制御回路とを有することを特徴とする半導体記憶装置。
8. 前記テストモード活性化制御回路は、前記複数の組み合わせパターンが所定の組み合わせパターンと同一であるかを判定する判定部と、
   前記所定の組み合わせパターン以外の組み合わせパターンが供給されると前記判定部を初期化するリセット部とを有することを特徴とする請求項７記載の半導体記憶装置。
9. 前記判定部は、前記複数の組み合わせパターンを構成する各組み合わせパターンが所定の組み合わせパターンと同一であるかを連続的に判定する複数の判定回路と、
   前記複数の判定回路による判定結果を保持し、前記複数の判定回路による判定結果に基づいて前記テストモードに切り換える信号を出力するラッチ回路とを有することを特徴とする請求項８記載の半導体記憶装置。
10. 前記判定部は、前記判定の結果、前記複数の組み合わせパターンと所定の組み合わせパターンとがすべて同一であると判定されたとき、前記テストモードに切り換えることを特徴とする請求項９記載の半導体記憶装置。
11. 前記複数の判定回路は、前記所定の組み合わせパターンの数に応じて設けられることを特徴とする請求項１０記載の半導体記憶装置。
12. 前記リセット部は、リセットコマンド信号，前記所定の組み合わせパターン以外の前記コマンド信号とアドレス信号との組み合わせパターン信号が供給されると、前記判定部を初期化することを特徴とする請求項１１記載の半導体記憶装置。
13. 半導体メモリ回路を評価するためのテストモードにエントリする ためのテストモードエントリ信号を生成する第１の回路を有し、
    該第１の回路は、外部から順次供給される複数のコマンド信号の特定の組み合わせに応答して前記テストモードエントリ信号を発生することを特徴とする半導体メモリ回路。
14. 前記第１の回路は、前記複数のコマンド信号が前記特定の組み合わせと異なっていた場合、前記テストモードを終了させることを特徴とする請求項１３記載の半導体メモリ回路。
15. 前記複数のコマンド信号の各々は、前記半導体メモリ回路の制御端子に入力される信号と、アドレス端子に入力される信号とで構成されることを特徴とする請求項１３記載の半導体メモリ回路。
16. 前記第１の回路は、直列接続された複数のラッチ回路と、
    隣接する２つのラッチ回路の間に設けられた複数の論理回路とを有し、
    各論理回路は、対応する前記コマンド信号が予め定められたものと一致した場合、前段のラッチ回路の出力信号を次段のラッチ回路へ転送することを特徴とする請求項１３記載の半導体メモリ回路。