KR20060121349A - 메모리 장치의 테스트 모드 진입 장치 - Google Patents

메모리 장치의 테스트 모드 진입 장치 Download PDF

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Abstract

본 발명은 메모리 소자와 같은 반도체 장치의 테스트 모드의 활성화 및 비활성화를 제어하기 위한 테스트 모드 진입 방법에 관한 것이다. 이 방법은, (a) 테스트 모드 설정 어드레스 신호가 인에이블되는 단계; (b) 상기 테스트 모드 설정 어드레스 신호의 인에이블 구간 동안 모드 레지스터 세팅 펄스신호가 입력되는 단계; (c) 상기 모드 레지스터 세팅 펄스신호가 외부 클럭에 동기되어 연속적으로 액티브 되는지를 판별하는 단계; (d) 상기 모드 레지스터 세팅 펄스신호의 액티브 구간 동안, 외부에서 인가되는 다수의 어드레스 조합이 테스트 모드를 나타내는 조합인지를 판독하는 단계; 및 (e) 상기 다수의 어드레스 조합에 의해 상기 메모리 장치가 테스트 모드로 전환되는 단계;를 포함하며, 상기 (c) 단계에서, 상기 모드 레지스터 세팅 펄스신호가 연속적으로 액티브되지 않으면, 상기 메모리 장치가 테스트 모드로 전환되지 않는다.

Description

메모리 장치의 테스트 모드 진입 방법{Entry method for test mode of memory device}
도 1은 종래 기술에 따른 테스트 모드 진입회로의 블럭 구성도.
도 2는 종래 테스트 모드 진입회로의 동작 파형도를 나타낸 도면.
도 3은 본 발명에 따른 반도체 장치의 테스트 모드 진입회로의 블럭 구성도.
도 4는 본 발명에 따른 테스트 모드 제어부를 도시한 도면.
도 5a 및 도 5b는 본 발명에 따른 쉬프트 레지스터 일례를 도시한 도면.
도 6은 본 발명에 따른 테스트 모드 설정 신호 발생부를 도시한 도면.
도 7은 본 발명에 따른 테스트 모드 래치부를 도시한 도면.
도 8은 본 발명에 따른 리셋신호 발생부를 도시한 도면.
도 9a 및 도 9b는 본 발명에 따른 테스트 모드 진입회로의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
200: 테스트 모드 제어부 210,220,230: 어드레스 쉬프트 블럭
240: 래치부 260: 어드레스 디코딩부
270: 리셋신호 발생부
본 발명은 메모리 장치에 관한 것으로, 특히, 메모리 소자와 같은 반도체 장치의 테스트 모드의 활성화 및 비활성화를 제어하기 위한 테스트 모드 진입 방법에 관한 것이다.
통상적인 반도체 장치는 반도체 장치의 고유 기능을 수행하는 회로 부분 이외에 테스트를 위한 별도의 테스트 회로들을 구비하고 있으며 또한, 이러한 테스트 모드로 진입하거나, 진입된 테스트 모드를 비활성화시키기 위한 테스트 모드 진입회로를 구비하고 있다.
즉, 반도체 장치의 테스트 모드에는 전압 조절을 위한 모드 및 데이터를 압축하는 모드와 같은 여러가지 테스트 모드가 존재하는 바, 상기 테스트 모드 진입회로는 반도체 장치를 이들 테스트 모드 중, 특정 모드로 진입시키기 위해 테스트 모드를 활성화시킨다. 또한, 테스트가 완료되면, 상기 테스트 모드 진입회로는 반도체 장치의 테스트 모드를 비활성화시킨다.
이와 관련하여, 도 1 에는 종래 기술에 따른 테스트 모드 진입회로의 블럭 구성도를 도시한다.
도시한 바와 같이, 종래 기술에 따른 테스트 모드 진입회로는, 테스트 모드 제어부(100), 어드레스 쉬프트 블럭(110~130), 테스트 모드 설정신호 발생부(140), 테스트 모드 래치부(150), 및 어드레스 디코딩부(160)를 구비한다.
테스트 모드 제어부(100)는, 모드 레지스터 셋팅부(도시안됨)에서 출력되는 모드 레지스터 세팅 펄스신호(mrsp6)와 어드레스신호(add<7>)를 수신하여, 테스트 모드 진입신호(tm_entry) 및 테스트 모드 탈출신호(tm_exit)를 출력한다.
어드레스 쉬프트 블럭(110~130)은 다수의 쉬프트 레지스터(shift_reg1, shift_reg2)로 구성되어 있으며, 어드레스신호(add<8>,add<9>,add<10>)를 수신하여, 이를 쉬프트한 신호인(add8_1~3,add9_1~3,add10_1~3)을 출력한다. 여기서, 테스트 모드 제어부(100)의 출력신호인 테스트 모드 진입신호(tm_entry)는, 쉬프트 레지스터(shift_reg1, shift_reg2)의 공통 클럭(clock)으로 사용되며, 테스트 모드 탈출신호(tm_exit)는 쉬프트 레지스터(shift_reg1)의 공통 리셋(reset) 신호로 사용된다.
테스트 모드 설정 신호 발생부(140)는, 논리회로로 구성된 디코딩 회로로써, 어드레스 쉬프트 블럭(110~130)으로부터 쉬프트된 신호(add8_1~3,add9_1~3, add10_1~3)를 수신하여, 이를 조합, 테스트 모드 설정신호(tm_set)을 출력한다.
테스트 모드 래치부(150)는 테스트 모드 설정신호(tm_set) 및 어드레스 디코딩부(160)로부터 출력되는 어드레스 조합신호(tm_add)를 수신하여 해당 테스트 모드를 인에이블시킨다. 또한, 테스트 모드 래치부(150)는 테스트 모드 제어부(100)로부터 출력되는 테스트 모드 탈출신호(tm_exit)를 수신하는데, 이는 메모리 장치의 테스트가 완료되면, 메모리 장치를 정상상태로 복귀시키기 위함이다.
이하, 도 2를 참조하여, 종래 테스트 모드 진입회로의 동작을 설명하기로 한다. 도 2는 종래 테스트 모드 진입회로의 동작 파형도를 나타낸 도면이다.
먼저, 테스트 모드 제어부(100)의 동작에 있어서, 메모리 장치를 테스트 모드로 진입시키기 위해서는 외부클럭(CLK)에 동기되어 모드 레지스터 세팅 펄스신호(mrsp6) 및 어드레스신호(add<7>)가 하이레벨로 입력되어야 한다. 반면, 메모리 장치를 테스트 모드에서 탈출시키기 위해서는 모드 레지스터 세팅 펄스신호(mrsp6) 및 어드레스신호(add<7>)가 로우레벨로 입력되어야 한다.
아울러, 이와 같은 동작을 하는 종래의 테스트 모드 입력회로(100)는, 노이즈와 같은 외란에 의해, 메모리 장치가 테스트 모드로 진입되는 것을 방지하기 위한 수단으로써, 어드레스신호(add<7>)가 하이레벨을 유지한 상태에서 모드 레지스터 세팅 펄스신호(mrsp6)가 하이레벨이 되는 상황이 3사이클(cycle) 동안 수행되어야 한다. 각 사이클에서, 어드레스신호(add<8>,add<9>,add<10>)는 어드레스 쉬프트 블럭(110~130)으로, '(H,H,L),(L,H,H),(H,L,L)'의 순서로 입력되고, 동시에, 원하는 테스트 모드를 위한 어드레스(add)가 어드레스 디코딩부(160)로 입력되면, 메모리 장치는 테스트 모드로 진입하게 된다.
더욱 상세하게는, 테스트 모드 제어부(100)는, 입력되는 세팅 펄스신호(mrsp6) 및 어드레스신호(add<7>)가 동시에 하이레벨로 인에이블되면 테스트 모드 진입신호(tm_entry)를 하이레벨로 인에이블 시킨다.
테스트 모드 진입신호(tm_entry)는, 어드레스 쉬프트 블럭(110~130)으로 입력되어, 쉬프트 레지스터(shift_reg1, shift_reg2)의 공통 클럭(clock)으로 사용된다. 따라서, 어드레스 쉬프트 블럭(110~130)은, 각각 입력되는 어드레스신호(add<8>,add<9>,add<10>)을 3단계로 쉬프트하여, 도면의 'A'영역에 도시한 바와 같 은 쉬프트 신호(add8_1~3,add9_1~3,add10_1~3)를 테스트 모드 설정신호 발생부(140)로 전달한다. 이 후, 쉬프트 신호(add8_1~3,add9_1~3,add10_1~3)를 수신한 테스트 모드 설정신호 발생부(140)는 이를 조합하여, 3사이클 동안 해당 어드레스신호(add<8>,add<9>,add<10>)가 입력될 경우, 하이레벨로 인에이블되는 테스트 모드 설정신호(tm_set)를 출력한다.
결론적으로, 하이레벨로 인에이블된 테스트 모드 설정신호(tm_set) 및 어드레스 디코딩부(160)로부터 출력되는 어드레스 조합신호(tm_add)는, 테스트 모드 래치부(150)로 입력되어, 메모리 장치를 해당 테스트 모드로 진입시킨다.
이상에서 살펴본 바와 같이, 종래 기술에 따른 어드레스 진입회로는, 특정 값을 갖는 어드레스신호(add<8>,add<9>,add<10>)가 외부클럭(CLK)에 동기되어 3사이클 입력되면, 메모리 장치를 테스트 모드로 로입시킨다. 그러나, 종래 기술에 따른 어드레스 진입회로는, 특정값을 갖는 어드레스신호(add<8>,add<9>,add<10>)가 연속적으로 입력되지 않아도, 3사이클만 입력되면, 메모리 장치를 테스트 모드로 진입시킨다. 따라서, 종래의 어드레스 진입회로는 메모리 장치의 정상동작, 즉, 노멀(normal)동작 상태에서도, 어드레스신호(add<8>,add<9>,add<10>)가 특정 값을 갖는 상태로 3사이클 입력되면, 메모리 장치를 테스트 모드로 전환시키는 문제가 있다.
따라서, 본 발명은 상기한 바와 같은 선행 기술에 내재된 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 메모리 장치의 노멀(nomal) 동작에서, 어드 레스신호의 특정값에 의해 테스트 모드로 전환되는 것을 방지하기 위한, 메모리 장치의 테스트 모드 진입 방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 일면에 따라, 메모리 장치의 테스트 모드 진입 방법이 제공되며: 이 방법은, (a) 테스트 모드 설정 어드레스 신호가 인에이블되는 단계; (b) 상기 테스트 모드 설정 어드레스 신호의 인에이블 구간 동안 모드 레지스터 세팅 펄스신호가 입력되는 단계; (c) 상기 모드 레지스터 세팅 펄스신호가 외부 클럭에 동기되어 연속적으로 액티브 되는지를 판별하는 단계; (d) 상기 모드 레지스터 세팅 펄스신호의 액티브 구간 동안, 외부에서 인가되는 다수의 어드레스 조합이 테스트 모드를 나타내는 조합인지를 판독하는 단계; 및 (e) 상기 다수의 어드레스 조합에 의해 상기 메모리 장치가 테스트 모드로 전환되는 단계;를 포함하며, 상기 (c) 단계에서, 상기 모드 레지스터 세팅 펄스신호가 연속적으로 액티브되지 않으면, 상기 메모리 장치가 테스트 모드로 전환되지 않는 것을 특징으로 한다.
상기 구성에서, 상기 (d) 단계의 상기 다수의 어드레스 조합이 설정 값과 틀릴 경우, 상기 메모리 장치는 테스트 모드로 전환되지 않는다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 3은 본 발명에 따른 반도체 장치의 테스트 모드 진입회로의 블럭 구성도 를 도시한다.
도시한 바와 같이, 본 발명에 따른 테스트 모드 진입회로는, 테스트 모드 제어부(200), 어드레스 쉬프트 블럭(210~230), 테스트 모드 설정신호 발생부(240), 테스트 모드 래치부(250), 어드레스 디코딩부(260), 및 리셋신호 발생부(270)를 구비한다.
도 4를 참조하여 테스트 모드 제어부(200)의 구성을 살펴보면, 테스트 모드 제어부(200)는, 모드 레지스터 셋팅부(도시안됨)에서 출력되는 모드 레지스터 세팅 펄스신호(mrsp6)와 어드레스신호(add<7>)를 입력으로 하여, 테스트 모드 진입신호(tm_entry)를 출력하는 앤드수단(201); 어드레스신호(add<7>)의 반전신호와 모드 레지스터 세팅 펄스신호(mrsp6)를 입력으로 하는 낸드 게이트(202), 낸드 게이트(202)의 출력신호와 파워업신호(pwrup)를 입력으로 하여 테스트 모드 탈출신호(tm_exit)를 출력하는 낸드 게이트(203)로 구성된다.
어드레스 쉬프트 블럭(210~230)은 다수의 쉬프트 레지스터(shift_reg1, shift_reg2)로 구성되어 있으며, 어드레스신호(add<8>,add<9>,add<10>)를 수신하여, 이를 쉬프트한 신호(add8_1~3,add9_1~3,add10_1~3)를 출력한다. 여기서, 테스트 모드 제어부(200)의 출력신호인 테스트 모드 진입신호(tm_entry)는, 쉬프트 레지스터(shift_reg1,shift_reg2)의 공통 클럭(clock)으로 사용된다. 참고적으로, 도 5a에는 쉬프트 레지스터(shift_reg1)의 일례를 도시하며, 또한, 도 5b에는 쉬프트 레지스터(shift_reg2)의 일례를 도시한다.
도 6을 참조하여 테스트 모드 설정 신호 발생부(240)의 구성을 살펴보면, 테 스트 모드 설정 신호 발생부(240)는, 논리 게이트로 구성된 디코딩 회로로써, 어드레스 신호(add<8>,add<9>,add<10>)를 한번 쉬프트한 신호(add8_1,add9_1, add8_1); 두번 쉬프트한 신호(add8_2,add9_2,add8_2); 및 세번 쉬프트한 신호(add8_3,add9_3,add8_3)를 입력으로 하여, 이들 조합이 설정 값과 일치할 경우, 테스트 모드 설정신호(tm_set)를 하이레벨로 인에이블시킨다.
도 7을 참조하여, 테스트 모드 래치부(250)의 구성을 살펴보면, 테스트 모드 설정 래치부(250)는 테스트 모드 설정신호(tm_set) 및 어드레스 디코딩부(260)로부터 출력되는 어드레스 조합신호(tm_add)를 수신하는 낸드 게이트(251);와 낸드 게이트(251)의 출력신호와 테스트 모드 탈출신호(tm_exit)를 입력으로 하는 낸드 래치(252)로 구성된다. 이와 같은 구성을 갖는 테스트 모드 래치부(250)는, 테스트 모드 설정신호(tm_set) 및 어드레스 조합신호(tm_add)를 수신하여 해당 테스트 모드를 인에이블시킨다. 또한, 테스트 모드 래치부(250)는 테스트 모드 제어부(200)로부터 출력되는 테스트 모드 탈출신호(tm_exit)가 하이레벨로 인에이블될 경우, 메모리 장치를 노멀 상태로 복귀시킨다.
도 8을 참조하여, 리셋신호 발생부(270)의 구성을 살펴보면, 리셋신호 발생부(270)는, 내부 클럭(clkp4)를 수신하여 일정시간 딜레이후 출력하는 지연부(271); 어드레스신호(add<7>)를 쉬프트 시켜 출력하는 어드레스 쉬프트 블럭(272); 딜레이부(271)의 출력신호와 어드레스 쉬프트 블럭(272)의 출력신호, 그리고 테스트 모드 진입신호(tm_entry)를 입력으로 하는 오아수단(273); 및 오아수단(273)의 출력신호와 반전된 테스트 모드 탈출신호(tm_exit)를 입력으로 하여, 리셋신호 (rst)를 출력하는 낸드 게이트(274)로 구성된다. 여기서, 어드레스 쉬프트 블럭(272)는 다른 어드레스 쉬프트 블럭(210,220,230)과 동일하게 구성되어, 입력신호를 세번 쉬프트하여 출력한다. 또한, 테스트 모드 진입신호(tm_entry)는 어드레스 쉬프트 블럭(273)에 구비된 쉬프트 레지스터(도시안됨)의 공통클럭으로 사용되며, 최종 오아수단(274)를 통해 출력되는 리셋신호(rst)는 쉬프트 레지스터의 공통 리셋신호로 사용된다. 아울러, 내부클럭(clkp4)은 메모리 장치의 내부회로를 동작시키기 위한 것으로써, 외부클럭에 동기된 신호이다.
이하, 도 9a 및 도 9b를 참조하여, 본 발명에 따른 테스트 모드 진입회로의 동작을 설명하기로 한다. 도 9a 및 도 9b는 본 발명에 따른 테스트 모드 진입회로의 동작 파형도를 나타낸 도면이다.
본 발명에 따른 테스트 모드 진입회로는, 특정 값을 갖는 어드레스신호(add<8>,add<9>,add<10>)가 외부클럭(CLK)에 동기되어 연속적으로 3사이클 입력되어야만 메모리 장치를 테스트 모드로 진입시키는 정상동작을 수행한다.
먼저, 도 9a를 참조하여 어드레스가 연속적으로 입력될 경우, 본 발명에 따른 테스트 모드 진입회로의 동작을 살펴보기로 한다.
우선, 테스트 모드 제어부(200)의 동작에 있어서, 메모리 장치를 테스트 모드로 진입시키기 위해서는 내부클럭(clkp4)에 동기되어 모드 레지스터 세팅 펄스신호(mrsp6) 및 어드레스신호(add<7>)가 하이레벨로 입력되어야 한다. 반면, 메모리 장치를 테스트 모드에서 탈출시키기 위해서는 모드 레지스터 세팅 펄스신호(mrsp6) 및 어드레스신호(add<7>)가 로우레벨로 입력되어야 한다.
아울러, 이와 같은 동작을 하는 본발명에 따른 테스트 모드 입력회로는, 노멀 동작에서 메모리 장치가 테스트 모드로 진입되는 것을 방지하기 위한 수단으로써, 어드레스신호(add<7>)가 하이레벨을 유지한 상태에서 모드 레지스터 세팅 펄스신호(mrsp6)가 하이레벨이 되는 상황이 3사이클(cycle) 동안 연속적으로 수행되어야 한다. 각 사이클에서, 어드레스신호(add<8>,add<9>,add<10>)는 어드레스 쉬프트 블럭(210~230)으로, 입력되며, 동시에 원하는 테스트 모드를 위한 어드레스신호(add)가 어드레스 디코딩부(260)로 입력되면, 메모리 장치는 특정 테스트 모드로 진입하게 된다.
더욱 상세하게는, 테스트 모드 제어부(200)는, 입력되는 세팅 펄스신호(mrsp6) 및 어드레스신호(add<7>)가 동시에 하이레벨로 인에이블될 경우, 테스트 모드 진입신호(tm_entry)를 하이레벨로 인에이블 시킨다.
테스트 모드 진입신호(tm_entry)는, 어드레스 쉬프트 블럭(210~230)으로 입력되어, 쉬프트 레지스터(shift_reg1, shift_reg2)의 공통 클럭(clock)으로 사용된다. 따라서, 어드레스 쉬프트 블럭(210~230)은, 각각 입력되는 어드레스신호(add<8>,add<9>,add<10>)을 3단계로 쉬프트하여, 테스트 모드 설정신호 발생부(240)로 전달한다. 이 후, 테스트 모드 설정신호 발생부(240)는 입력신호를 조합하여, 테스트 모드 설정신호(tm_set)를 하이레벨로 인에이블시킨다.
결론적으로, 하이레벨로 인에이블된 테스트 모드 설정신호(tm_set) 및 어드레스 디코딩부(260)로부터 출력되는 어드레스 조합신호(tm_add)는, 테스트 모드 래치부(250)로 입력되어, 메모리 장치를 해당 테스트 모드로 진입시킨다.
다음, 도 9b를 참조하여 어드레스가 연속적으로 입력되지 않을 경우, 본 발명에 따른 테스트 모드 진입회로의 동작을 살펴보기로 한다.
주지된 바와 같이, 본 발명에 따른 테스트 모드 진입회로는, 어드레스신호(add<7>)가 하이레벨을 유지한 상태에서 모드 레지스터 세팅 펄스신호(mrsp6)가 하이레벨이 되는 상황이 3사이클(cycle) 동안 연속적으로 수행되어야 한다. 그러나, 도시한 바와 같이 두번째 사이클에서 테스트 모드 진입신호(tm_entry)가 인에이블 되지 않으면, 리셋신호 발생부(270)는 이를 감지하여, 리셋신호(rst)를 출력하고, 최종적으로 테스트 모드 설정신호(tm_set)을 디세이블시킨다.
다시 말해, 리셋신호 발생부(270)는 내부 클럭(clkp4), 어드레스신호(add<7>)을 어드레스 쉬프트 블럭(272)를 통해 세번 쉬프트한 신호(add7_3) 및 테스트 모드 진입신호(tm_entry)가 모두 로우레벨로 입려되면 펄스신호인 리셋신호(rst)를 출력한다. 결과적으로, 리셋신호(rst)는 어드레스 쉬프트 블럭(210,220, 230,272)을 초기화시켜 테스트 모드 설정신호를 디세이블시켜 메모리 장치가 테스트 모드로 전환되는 것을 막는다.
이상에서 살펴본 바와 같이 본 발명에 따른 테스트 모드 진입회로는 테스트 모드 설정을 위한 어드레스신호가 외부클럭에 동기되어 연속적으로 입력되어야만 메모리 장치를 테스트 모드로 전환시킨다. 만약, 테스트 모드 설정을 위한 어드레스 신호가 연속적으로 입력되지 않을 경우, 내부에 구비된 어드레스 쉬프트 블럭을 초기화시킴으로써, 메모리 장치가 테스트 모드로 전환되는 것을 막을 수 있다.
본 발명의 상기한 바와 같은 구성에 따라, 테스트 모드 설정을 위한 어드레스 신호가 연속적으로 입력될 경우에만 메모리 장치가 테스트 모드로 전환시킴에 따라, 노멀 동작의 메모리 장치가 외부 어드레스 신호에 의해 테스트 모드로 전환되는 것을 막을 수 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (2)

  1. 메모리 장치의 테스트 모드 진입 방법에 있어서,
    (a) 테스트 모드 설정 어드레스 신호가 인에이블되는 단계;
    (b) 상기 테스트 모드 설정 어드레스 신호의 인에이블 구간 동안 모드 레지스터 세팅 펄스신호가 입력되는 단계;
    (c) 상기 모드 레지스터 세팅 펄스신호가 외부 클럭에 동기되어 연속적으로 액티브 되는지를 판별하는 단계;
    (d) 상기 모드 레지스터 세팅 펄스신호의 액티브 구간 동안, 외부에서 인가되는 다수의 어드레스 조합이 테스트 모드를 나타내는 조합인지를 판독하는 단계; 및
    (e) 상기 다수의 어드레스 조합에 의해 상기 메모리 장치가 테스트 모드로 전환되는 단계;를 포함하며,
    상기 (c) 단계에서, 상기 모드 레지스터 세팅 펄스신호가 연속적으로 액티브되지 않으면, 상기 메모리 장치가 테스트 모드로 전환되지 않는 것을 특징으로 하는 메모리 장치의 테스트 모드 진입 방법.
  2. 제 1 항에 있어서,
    상기 (d) 단계의 상기 다수의 어드레스 조합이 설정 값과 틀릴 경우, 상기 메모리 장치는 테스트 모드로 전환되지 않는 것을 특징으로 하는 메모리 장치의 테 스트 모드 진입 방법.
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