JP2001066352A - 半導体集積回路のテスト方法と半導体集積回路 - Google Patents
半導体集積回路のテスト方法と半導体集積回路Info
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- JP2001066352A JP2001066352A JP24238099A JP24238099A JP2001066352A JP 2001066352 A JP2001066352 A JP 2001066352A JP 24238099 A JP24238099 A JP 24238099A JP 24238099 A JP24238099 A JP 24238099A JP 2001066352 A JP2001066352 A JP 2001066352A
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Abstract
(57)【要約】
【課題】 僅かの外部接続端子の使用だけで多段のテス
ト状態の切り換えができるテスト方法を提供することを
目的とする。 【解決手段】 リセット端子４２でフリップフロップ４
１ａ〜４１ｎをセット・リセットした後、テスト専用端
子４３から“０”と“１”を交互に入力することによ
り、直列に接続されたＤ−フリップフロップの段数分だ
け“Ｑ”出力がシフトすることによりテストモードを生
成し、複数の機能ブロックと半導体集積回路の出力端子
との相互関係を切り換えて機能ブロックをテストする。
ト状態の切り換えができるテスト方法を提供することを
目的とする。 【解決手段】 リセット端子４２でフリップフロップ４
１ａ〜４１ｎをセット・リセットした後、テスト専用端
子４３から“０”と“１”を交互に入力することによ
り、直列に接続されたＤ−フリップフロップの段数分だ
け“Ｑ”出力がシフトすることによりテストモードを生
成し、複数の機能ブロックと半導体集積回路の出力端子
との相互関係を切り換えて機能ブロックをテストする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に内
蔵された複数の機能ブロックを、通常動作モードと複数
のテストモードとに切り換えて前記機能ブロックを動作
テストする半導体集積回路のテスト方法に関するもので
ある。
蔵された複数の機能ブロックを、通常動作モードと複数
のテストモードとに切り換えて前記機能ブロックを動作
テストする半導体集積回路のテスト方法に関するもので
ある。
【０００２】
【従来の技術】近年、半導体集積回路の大規模化に伴
い、複数個の半導体チップを１チップ化することが行わ
れている。例えば、それぞれ３０万ゲートの回路規模を
有した半導体チップが３つがあった場合、３チップの合
計ゲート数９０万ゲートを１チップで全て搭載すること
が出来るようになった。
い、複数個の半導体チップを１チップ化することが行わ
れている。例えば、それぞれ３０万ゲートの回路規模を
有した半導体チップが３つがあった場合、３チップの合
計ゲート数９０万ゲートを１チップで全て搭載すること
が出来るようになった。
【０００３】１チップ化された半導体集積回路において
は、その回路の機能を確認するためにテストパターンを
入力し、出力結果と期待値とを照合させテストを実施し
ている。例えば、ＡＤコンバータ、ＤＡコンバータ、メ
モリー、アナログセルなどの機能ブロックを有する場合
には、テストモードを必要数だけ設定し、外部端子から
機能ブロックを直接にコントロールできるようにしてテ
ストを実施している。
は、その回路の機能を確認するためにテストパターンを
入力し、出力結果と期待値とを照合させテストを実施し
ている。例えば、ＡＤコンバータ、ＤＡコンバータ、メ
モリー、アナログセルなどの機能ブロックを有する場合
には、テストモードを必要数だけ設定し、外部端子から
機能ブロックを直接にコントロールできるようにしてテ
ストを実施している。
【０００４】図４に示す半導体集積回路の回路の機能を
確認する場合を例に挙げて従来のテスト方法を説明す
る。この半導体集積回路１には機能ブロック２，３，
４，５が内蔵されている。６，７，８，９はセレクタ
で、何れのセレクタもセレクト端子Ｓを論理レベル
「０」にするとノーマルモードを選択し、論理レベル
「１」にするとテストモードを選択する。
確認する場合を例に挙げて従来のテスト方法を説明す
る。この半導体集積回路１には機能ブロック２，３，
４，５が内蔵されている。６，７，８，９はセレクタ
で、何れのセレクタもセレクト端子Ｓを論理レベル
「０」にするとノーマルモードを選択し、論理レベル
「１」にするとテストモードを選択する。
【０００５】１０はセレクト回路である。１１，１２，
１３はテスト専用入力ピンでＴＡ，ＴＢ，ＴＣとして図
５に示す。１４は半導体集積回路１の出力端子、１５は
半導体集積回路１の入力端子である。１６はテスト回
路、１８はリセット端子である。テスト回路１６はテス
ト専用入力ピン１１，１２，１３のＴＡ、ＴＢ及びＴＣ
組み合わせによって直接にコントロールされている。
１３はテスト専用入力ピンでＴＡ，ＴＢ，ＴＣとして図
５に示す。１４は半導体集積回路１の出力端子、１５は
半導体集積回路１の入力端子である。１６はテスト回
路、１８はリセット端子である。テスト回路１６はテス
ト専用入力ピン１１，１２，１３のＴＡ、ＴＢ及びＴＣ
組み合わせによって直接にコントロールされている。
【０００６】テスト回路１６の動作モードは図５に示す
通りである。テスト専用外部入力ピン１１，１２，１３
の入力が”０００”の時には、全てのセレクタ６〜９の
セレクト端子Ｓが論理レベル「０」になり通常動作モー
ドとして動作し、それ以外は各テストモードに対応す
る。具体的には、通常動作モードでは、機能ブロック２
の出力信号はセレクタ６を介して機能ブロック３に印加
され、機能ブロック３の出力信号はセレクタ７を介して
機能ブロック４に印加され、機能ブロック４の出力信号
はセレクタ８を介して機能ブロック５に印加され、機能
ブロック５の出力信号はセレクタ９を介して出力端子１
４に印加される。各機能ブロック２〜５の出力信号はセ
レクト回路１０の入力に格別に接続されている。セレク
ト回路１０の出力はセレクタ９を介して出力端子１４に
接続されている。
通りである。テスト専用外部入力ピン１１，１２，１３
の入力が”０００”の時には、全てのセレクタ６〜９の
セレクト端子Ｓが論理レベル「０」になり通常動作モー
ドとして動作し、それ以外は各テストモードに対応す
る。具体的には、通常動作モードでは、機能ブロック２
の出力信号はセレクタ６を介して機能ブロック３に印加
され、機能ブロック３の出力信号はセレクタ７を介して
機能ブロック４に印加され、機能ブロック４の出力信号
はセレクタ８を介して機能ブロック５に印加され、機能
ブロック５の出力信号はセレクタ９を介して出力端子１
４に印加される。各機能ブロック２〜５の出力信号はセ
レクト回路１０の入力に格別に接続されている。セレク
ト回路１０の出力はセレクタ９を介して出力端子１４に
接続されている。
【０００７】図５に示すように、例えば”００１”の時
には機能ブロック２が選択されたテストモードになっ
て、機能ブロック２の出力から機能ブロック３の入力へ
の信号の供給がセレクタ６によってオフされて、セレク
ト回路１０とセレクタ９を介して機能ブロック２の出力
が出力端子１４に接続される。以下、同様にテスト専用
外部入力ピン１１，１２，１３の入力に応じて図５に示
した機能ブロックが選択される。
には機能ブロック２が選択されたテストモードになっ
て、機能ブロック２の出力から機能ブロック３の入力へ
の信号の供給がセレクタ６によってオフされて、セレク
ト回路１０とセレクタ９を介して機能ブロック２の出力
が出力端子１４に接続される。以下、同様にテスト専用
外部入力ピン１１，１２，１３の入力に応じて図５に示
した機能ブロックが選択される。
【０００８】テスト回路１６は図６に示すように構成さ
れている。テスト専用入力ピン１１，１２，１３の信号
ＴＡ，ＴＢ，ＴＣは、インバータ１９，２０，２１、３
入力のＯＲゲート２２、３入力のＡＮＤゲート２３，２
４，２５を介して、ＡＮＤゲート２３の出力がセレクタ
６のセレクト端子Ｓに接続され、ＡＮＤゲート２４の出
力がセレクタ７の制御端子Ｓに接続され、ＡＮＤゲート
２５の出力がセレクタ８のセレクト端子Ｓに接続され、
ＡＮＤゲート２２の出力がセレクタ９のセレクト端子Ｓ
に接続されている。
れている。テスト専用入力ピン１１，１２，１３の信号
ＴＡ，ＴＢ，ＴＣは、インバータ１９，２０，２１、３
入力のＯＲゲート２２、３入力のＡＮＤゲート２３，２
４，２５を介して、ＡＮＤゲート２３の出力がセレクタ
６のセレクト端子Ｓに接続され、ＡＮＤゲート２４の出
力がセレクタ７の制御端子Ｓに接続され、ＡＮＤゲート
２５の出力がセレクタ８のセレクト端子Ｓに接続され、
ＡＮＤゲート２２の出力がセレクタ９のセレクト端子Ｓ
に接続されている。
【０００９】テスト専用入力ピン１１，１２，１３の信
号ＴＡ，ＴＢ，ＴＣの組み合わせによるモードの数は、
テスト端子の数によって決定され、その数は２n（ｎは
自然数）−１（外部端子が３の場合は２3−１＝７とな
り、７つまでテストモードを生成することが可能であ
る）となる。セレクト回路１０は図７に示すように構成
されている。
号ＴＡ，ＴＢ，ＴＣの組み合わせによるモードの数は、
テスト端子の数によって決定され、その数は２n（ｎは
自然数）−１（外部端子が３の場合は２3−１＝７とな
り、７つまでテストモードを生成することが可能であ
る）となる。セレクト回路１０は図７に示すように構成
されている。
【００１０】機能ブロック２の出力は端子２６に供給さ
れ、機能ブロック３の出力は端子２７に供給され、機能
ブロック４の出力は端子２８に供給され、機能ブロック
５の出力は端子２９に供給されている。３０は３入力Ｏ
Ｒゲートで、入力にテスト専用入力ピン１１，１２，１
３が接続されている。３１は入力のＮＯＲゲートで、入
力に端子２７，２８，２９が接続されている。３２，３
３，３４，３５は３入力のＡＮＤゲート、３６は４入力
のＯＲゲートである。
れ、機能ブロック３の出力は端子２７に供給され、機能
ブロック４の出力は端子２８に供給され、機能ブロック
５の出力は端子２９に供給されている。３０は３入力Ｏ
Ｒゲートで、入力にテスト専用入力ピン１１，１２，１
３が接続されている。３１は入力のＮＯＲゲートで、入
力に端子２７，２８，２９が接続されている。３２，３
３，３４，３５は３入力のＡＮＤゲート、３６は４入力
のＯＲゲートである。
【００１１】ＡＮＤゲート３２の入力には、ＮＯＲゲー
ト３１の出力信号と機能ブロック２の出力信号および、
テスト回路１６からセレクタ９のセレクト端子Ｓに供給
されている信号をＯＲゲート３０で分岐した信号が入力
されている。ＡＮＤゲート３３の入力には、ＯＲゲート
３０の出力信号と機能ブロック３の出力信号および、端
子３７を介して供給された前記セレクタ６のセレクト端
子Ｓが入力されている。
ト３１の出力信号と機能ブロック２の出力信号および、
テスト回路１６からセレクタ９のセレクト端子Ｓに供給
されている信号をＯＲゲート３０で分岐した信号が入力
されている。ＡＮＤゲート３３の入力には、ＯＲゲート
３０の出力信号と機能ブロック３の出力信号および、端
子３７を介して供給された前記セレクタ６のセレクト端
子Ｓが入力されている。
【００１２】ＡＮＤゲート３４の入力には、ＯＲゲート
３０の出力信号と機能ブロック４の出力信号および、端
子３８を介して供給された前記セレクタ７のセレクト端
子Ｓが入力されている。ＡＮＤゲート３５の入力には、
ＯＲゲート３０の出力信号と機能ブロック５の出力信号
および、端子３９を介して供給された前記セレクタ７の
セレクト端子Ｓが入力されている。ＯＲゲート３６の入
力には、ＡＮＤゲート３２，３３，３４，３５の出力信
号が入力されている。
３０の出力信号と機能ブロック４の出力信号および、端
子３８を介して供給された前記セレクタ７のセレクト端
子Ｓが入力されている。ＡＮＤゲート３５の入力には、
ＯＲゲート３０の出力信号と機能ブロック５の出力信号
および、端子３９を介して供給された前記セレクタ７の
セレクト端子Ｓが入力されている。ＯＲゲート３６の入
力には、ＡＮＤゲート３２，３３，３４，３５の出力信
号が入力されている。
【００１３】セレクト回路１０は、まず図４におけるテ
ストピンであるＴＡ，ＴＢ，ＴＣの３入力の組み合わせ
によって、７通りのモードが設定され、その際にいずれ
かのテストピンの入力が“１”であるので、テスト時に
おいてＯＲゲート３０は常に“１”が出力される。一
方、図４における機能ブロック２〜５の出力信号は、セ
レクト回路１０の入力に供給されている。
ストピンであるＴＡ，ＴＢ，ＴＣの３入力の組み合わせ
によって、７通りのモードが設定され、その際にいずれ
かのテストピンの入力が“１”であるので、テスト時に
おいてＯＲゲート３０は常に“１”が出力される。一
方、図４における機能ブロック２〜５の出力信号は、セ
レクト回路１０の入力に供給されている。
【００１４】このことにより、図４における６〜８のセ
レクタのセレクト端子Ｓに供給されている信号がスイッ
チの役割をはたし、“１”が供給されたモードだけがセ
レクトされ、ＯＲゲート３６より信号を出力できるよう
になっている。
レクタのセレクト端子Ｓに供給されている信号がスイッ
チの役割をはたし、“１”が供給されたモードだけがセ
レクトされ、ＯＲゲート３６より信号を出力できるよう
になっている。
【００１５】
【発明が解決しようとする課題】このような従来のテス
ト方法では、テストピンの端子数をｎ（ｎは自然数）と
した場合、テストモードはその組み合わせによって２n
−１個までのテストモードの生成が可能であるが、機能
ブロックの数が増加すると前述したようにテスト端子数
を増加させなければならない。
ト方法では、テストピンの端子数をｎ（ｎは自然数）と
した場合、テストモードはその組み合わせによって２n
−１個までのテストモードの生成が可能であるが、機能
ブロックの数が増加すると前述したようにテスト端子数
を増加させなければならない。
【００１６】本発明は、１チップ化などによりＬＳＩに
内蔵される機能ブロックが増加し、従来ならテスト専用
端子を追加しなければならない場合であっても、テスト
専用端子を１ピン設けることにより、テスト専用端子の
追加をすることなく、ｎ通りのテストモードを作成する
ことが可能なテスト方法を提供することを目的とする。
内蔵される機能ブロックが増加し、従来ならテスト専用
端子を追加しなければならない場合であっても、テスト
専用端子を１ピン設けることにより、テスト専用端子の
追加をすることなく、ｎ通りのテストモードを作成する
ことが可能なテスト方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明の半導体集積回路
のテスト方法は、テスト専用端子の組み合わせでテスト
モードを生成するのではなく、計数パルスを半導体集積
回路の内部でカウントしてその計数値に基づいて複数の
機能ブロックと半導体集積回路の出力端子との相互関係
を切り換えて動作テストを実行することを特徴とする。
のテスト方法は、テスト専用端子の組み合わせでテスト
モードを生成するのではなく、計数パルスを半導体集積
回路の内部でカウントしてその計数値に基づいて複数の
機能ブロックと半導体集積回路の出力端子との相互関係
を切り換えて動作テストを実行することを特徴とする。
【００１８】この構成によると、テスト専用端子１端子
を設けるだけで多数通りのテストモードを作成して機能
ブロックをテストできる。
を設けるだけで多数通りのテストモードを作成して機能
ブロックをテストできる。
【００１９】
【発明の実施の形態】以下、本発明の半導体集積回路の
テスト方法を具体的な実施の形態に基づいて説明する。 （実施の形態１）図１と図２は（実施の形態１）を示
す。
テスト方法を具体的な実施の形態に基づいて説明する。 （実施の形態１）図１と図２は（実施の形態１）を示
す。
【００２０】図１は本発明のテスト方法を実行する半導
体集積回路の要部を示し、従来例を示した図４における
テスト回路１６に置き換わる部分を表している。テスト
回路４０は、セット付きＤ型フリップフロップ４１ａ
と、リセット付きＤ型フリップフロップ４１ｂ，４１
ｃ，４１ｄ，４１ｅ，・・・４１ｎなどで構成されてい
る。Ｄ型フリップフロップ４１ａのセット入力とフリッ
プフロップ４１ｂ〜４１ｎのリセット入力は、半導体集
積回路１の外部接続端子４２に接続されている。
体集積回路の要部を示し、従来例を示した図４における
テスト回路１６に置き換わる部分を表している。テスト
回路４０は、セット付きＤ型フリップフロップ４１ａ
と、リセット付きＤ型フリップフロップ４１ｂ，４１
ｃ，４１ｄ，４１ｅ，・・・４１ｎなどで構成されてい
る。Ｄ型フリップフロップ４１ａのセット入力とフリッ
プフロップ４１ｂ〜４１ｎのリセット入力は、半導体集
積回路１の外部接続端子４２に接続されている。
【００２１】Ｄ型フリップフロップ４１ａ〜４１ｎのＣ
Ｋ入力は半導体集積回路１の外部接続端子４３に接続さ
れている。半導体集積回路１の外部接続端子４４は半導
体集積回路１の通常動作モードで使用する入力セル（図
示せず）にバッファ４５を介して接続されており、ま
た、この（実施の形態１）においては制御端子付きのバ
ッファ４６を介してフリップフロップ４１ｂ〜４１ｎの
Ｑ出力に接続されている。
Ｋ入力は半導体集積回路１の外部接続端子４３に接続さ
れている。半導体集積回路１の外部接続端子４４は半導
体集積回路１の通常動作モードで使用する入力セル（図
示せず）にバッファ４５を介して接続されており、ま
た、この（実施の形態１）においては制御端子付きのバ
ッファ４６を介してフリップフロップ４１ｂ〜４１ｎの
Ｑ出力に接続されている。
【００２２】なお、バッファ４６の制御端子は外部接続
端子４３に接続されている。このテスト回路は外部接続
端子４２に論理レベル「１」を入力することによって、
Ｄ型フリップフロップ４１ａ〜４１ｎが初期化され、こ
のことにより、セット付きＤ型フリップフロップ４１ａ
のＱ出力には「１」がセットされる。そのため、Ｄ型フ
リップフロップ４１ａのＱ出力には「１」が伝搬し、テ
ストモード１に「１」の信号が伝搬し、選択される。
端子４３に接続されている。このテスト回路は外部接続
端子４２に論理レベル「１」を入力することによって、
Ｄ型フリップフロップ４１ａ〜４１ｎが初期化され、こ
のことにより、セット付きＤ型フリップフロップ４１ａ
のＱ出力には「１」がセットされる。そのため、Ｄ型フ
リップフロップ４１ａのＱ出力には「１」が伝搬し、テ
ストモード１に「１」の信号が伝搬し、選択される。
【００２３】この時に、Ｄ型フロップフロップ４１ｂ〜
４１ｎはリセットされているためにＤ型フロップフロッ
プ４１ｂ〜４１ｎのＱ出力には「０」が伝搬され、テス
トモード２，テストモード３，テストモード４，・・
・，テストモードｎの「Ｑ」出力には「１」が伝搬しな
いので選択されない。次に、図２に示すように外部接続
端子４３を「１」から「０」に変更し、再び「１」にす
る。セット付Ｄ型フリップフロップ４１ａはリセット付
Ｄ型フリップフロップ４１ｎのＱ出力より、「０」がシ
フト入力され、テストモード１は選択されない。一方、
リセット付きＤ型フリップフロップ４１ｂのＤ入力には
リセット付Ｄ型フリップフロップ４１ａのＱ出力「１」
がシフト伝搬される。このことにより、テストモード２
が選択される。
４１ｎはリセットされているためにＤ型フロップフロッ
プ４１ｂ〜４１ｎのＱ出力には「０」が伝搬され、テス
トモード２，テストモード３，テストモード４，・・
・，テストモードｎの「Ｑ」出力には「１」が伝搬しな
いので選択されない。次に、図２に示すように外部接続
端子４３を「１」から「０」に変更し、再び「１」にす
る。セット付Ｄ型フリップフロップ４１ａはリセット付
Ｄ型フリップフロップ４１ｎのＱ出力より、「０」がシ
フト入力され、テストモード１は選択されない。一方、
リセット付きＤ型フリップフロップ４１ｂのＤ入力には
リセット付Ｄ型フリップフロップ４１ａのＱ出力「１」
がシフト伝搬される。このことにより、テストモード２
が選択される。
【００２４】以下、同様に、順次リセット付きＤ型フリ
ップフロップのＤ入力には前段のリセットもしくはセッ
ト付Ｄ型フリップフロップのＱ出力よりシフトされたデ
ータが送られる。このようにＤ型フリップフロップの段
数によって生成されるテストモードの数は決定され、テ
ストモードにおいて外部接続端子４３に対し「１」
「０」「１」と入力を変化させると、テストモードを多
段に切り換えることができ、Ｄ型フリップフロップ４１
ａ〜４１ｎのＱ出力に基づいて前記複数の機能ブロック
と半導体集積回路の出力端子との相互関係を切換手段と
してのセレクタとセレクト回路を切り換えることによっ
て機能ブロックを個別にテストできる。
ップフロップのＤ入力には前段のリセットもしくはセッ
ト付Ｄ型フリップフロップのＱ出力よりシフトされたデ
ータが送られる。このようにＤ型フリップフロップの段
数によって生成されるテストモードの数は決定され、テ
ストモードにおいて外部接続端子４３に対し「１」
「０」「１」と入力を変化させると、テストモードを多
段に切り換えることができ、Ｄ型フリップフロップ４１
ａ〜４１ｎのＱ出力に基づいて前記複数の機能ブロック
と半導体集積回路の出力端子との相互関係を切換手段と
してのセレクタとセレクト回路を切り換えることによっ
て機能ブロックを個別にテストできる。
【００２５】テスト回路４０のテストモードにおける状
態は、Ｄ型フリップフロップ４１ｎのＱ出力の状態を外
部接続端子４４からモニターできる。 （実施の形態２）上記の実施の形態では、通常動作モー
ドで使用される外部接続端子４４を介してモニターした
が、この（実施の形態２）では図３に示すようにテスト
専用の外部接続端子４７を設けても問題ない。
態は、Ｄ型フリップフロップ４１ｎのＱ出力の状態を外
部接続端子４４からモニターできる。 （実施の形態２）上記の実施の形態では、通常動作モー
ドで使用される外部接続端子４４を介してモニターした
が、この（実施の形態２）では図３に示すようにテスト
専用の外部接続端子４７を設けても問題ない。
【００２６】（実施の形態３）上記の各実施の形態で
は、外部接続端子４３に送り込まれたパルスをＤ型フリ
ップフロップ４１ａ〜４１ｎで前段から後段に向かって
一段ずつシフトして計数し、その内容に基づいてセレク
タとセレクト回路を切り換えることによって機能ブロッ
クを個別にテストしたが、例えば、１０進カウンタを半
導体集積回路のテスト回路として設け、外部接続端子か
ら入力された計数パルスを前記１０進カウンタで計数
し、この１０進カウンタの計数値を判別してセレクタと
セレクト回路を切り換えることによって目的の機能ブロ
ックを個別にテストすることができる。
は、外部接続端子４３に送り込まれたパルスをＤ型フリ
ップフロップ４１ａ〜４１ｎで前段から後段に向かって
一段ずつシフトして計数し、その内容に基づいてセレク
タとセレクト回路を切り換えることによって機能ブロッ
クを個別にテストしたが、例えば、１０進カウンタを半
導体集積回路のテスト回路として設け、外部接続端子か
ら入力された計数パルスを前記１０進カウンタで計数
し、この１０進カウンタの計数値を判別してセレクタと
セレクト回路を切り換えることによって目的の機能ブロ
ックを個別にテストすることができる。
【００２７】
【発明の効果】以上のように本発明のテスト方法は、テ
スト専用ピンを１端子設けることにより、テスト端子の
組み合わせによって作成されるテストモードと同様にｎ
（ｎは自然数）通りのテストモードを生成することが可
能であり、複数のテスト端子を必要としないので、半導
体集積回路のピン数削減に有効である。
スト専用ピンを１端子設けることにより、テスト端子の
組み合わせによって作成されるテストモードと同様にｎ
（ｎは自然数）通りのテストモードを生成することが可
能であり、複数のテスト端子を必要としないので、半導
体集積回路のピン数削減に有効である。
【図１】本発明のテスト方法を実現する半導体集積回路
の要部の構成図
の要部の構成図
【図２】同実施の形態の入出力波形図
【図３】別の実施の形態の構成図
【図４】従来のテスト回路の構成図
【図５】同従来例のテストモード入出力状態の説明図
【図６】同従来例のテスト回路の構成図
【図７】同従来例のセレクタ回路の構成図
１ 半導体集積回路 ２，３，４，５ 機能ブロック ６，７，８，９ セレクタ １０ セレクト回路 ４０ テスト回路 ４１ａ セット付きＤ型フリップフロップ ４１ｂ，４１ｃ，４１ｄ，４１ｅ，・・・４１ｎ リ
セット付きＤ型フリップフロップ ４２，４３，４４ 半導体集積回路１の外部接続端子 ４６ 制御端子付きのバッファ
セット付きＤ型フリップフロップ ４２，４３，４４ 半導体集積回路１の外部接続端子 ４６ 制御端子付きのバッファ
Claims (5)
- 【請求項１】半導体集積回路の外部から通常動作モード
と複数のテストモードとに切り換えて前記半導体集積回
路に内蔵された複数の機能ブロックと半導体集積回路の
出力端子との相互関係を切り換えて各機能ブロックの動
作テストを実行するに際し、 半導体集積回路のテスト信号入力ピンから目的のテスト
モードに応じた数の計数パルスを半導体集積回路の内部
に送り込み、 半導体集積回路の内部で前記計数パルスをカウントして
計数値に基づいて前記複数の機能ブロックと半導体集積
回路の出力端子との相互関係を切り換えて動作テストを
実行する半導体集積回路のテスト方法。 - 【請求項２】半導体集積回路に内蔵された複数の機能ブ
ロックと前記半導体集積回路の出力端子との相互関係を
切り換えるテスト回路を内蔵した半導体集積回路であっ
て、 テスト専用ピンに入力された計数パルスをカウントする
カウンタ手段と、 前記カウンタ手段の計数値に基づいて前記複数の機能ブ
ロックと半導体集積回路の出力端子との相互関係を切り
換える切換手段とを設けた半導体集積回路。 - 【請求項３】カウンタ手段を、セット付きＤ型フリップ
フロップとリセット付きＤ型フリップフロップとの直列
回路で構成した請求項２記載の半導体集積回路。 - 【請求項４】半導体集積回路の外部から通常動作モード
と複数のテストモードとに切り換えて前記半導体集積回
路に内蔵された複数の機能ブロックと半導体集積回路の
出力端子との相互関係を切り換えて各機能ブロックの動
作テストを実行するに際し、 半導体集積回路のテスト信号入力ピンから目的のテスト
モードに応じた数の計数パルスを半導体集積回路の内部
に送り込み、 半導体集積回路の内部でフリップフロップの直列回路で
前記計数パルスを前段から後段にシフトさせ、 前記シフトの位置に基づいて前記複数の機能ブロックと
半導体集積回路の出力端子との相互関係を切り換えて動
作テストを実行する半導体集積回路のテスト方法。 - 【請求項５】半導体集積回路に内蔵された複数の機能ブ
ロックと前記半導体集積回路の出力端子との相互関係を
切り換えるテスト回路を内蔵した半導体集積回路であっ
て、 テスト専用ピンに入力された計数パルスを前段から後段
に向かってシフトするシフトレジスタと、 前記シフトレジスタのパルスシフト位置に基づいて前記
複数の機能ブロックと半導体集積回路の出力端子との相
互関係を切り換える切換手段とを設けた半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24238099A JP2001066352A (ja) | 1999-08-30 | 1999-08-30 | 半導体集積回路のテスト方法と半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24238099A JP2001066352A (ja) | 1999-08-30 | 1999-08-30 | 半導体集積回路のテスト方法と半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001066352A true JP2001066352A (ja) | 2001-03-16 |
Family
ID=17088315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24238099A Pending JP2001066352A (ja) | 1999-08-30 | 1999-08-30 | 半導体集積回路のテスト方法と半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001066352A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7865790B1 (en) * | 2008-03-06 | 2011-01-04 | Xilinx, Inc. | On-chip stuck-at fault detector and detection method |
| KR101761411B1 (ko) | 2010-11-12 | 2017-07-25 | 엘지디스플레이 주식회사 | 마이크로 컨트롤러, 이의 구동방법 및 이를 이용한 표시장치 |
| JP2019201394A (ja) * | 2018-05-18 | 2019-11-21 | 創意電子股▲ふん▼有限公司 | アナログデジタル変換器装置と被テスト信号発生方法 |
| CN110504969A (zh) * | 2018-05-18 | 2019-11-26 | 创意电子股份有限公司 | 模拟数字转换器装置与待测信号产生方法 |
-
1999
- 1999-08-30 JP JP24238099A patent/JP2001066352A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7865790B1 (en) * | 2008-03-06 | 2011-01-04 | Xilinx, Inc. | On-chip stuck-at fault detector and detection method |
| KR101761411B1 (ko) | 2010-11-12 | 2017-07-25 | 엘지디스플레이 주식회사 | 마이크로 컨트롤러, 이의 구동방법 및 이를 이용한 표시장치 |
| JP2019201394A (ja) * | 2018-05-18 | 2019-11-21 | 創意電子股▲ふん▼有限公司 | アナログデジタル変換器装置と被テスト信号発生方法 |
| CN110504969A (zh) * | 2018-05-18 | 2019-11-26 | 创意电子股份有限公司 | 模拟数字转换器装置与待测信号产生方法 |
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