JPS6118778B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、集積回路装置に関し、特にモノリシ
ツク集積回路化に好適なデジタル論理回路に関す
るものである。

デジタル論理集積回路のLSI化に伴ない、内部
節点の数が飛躍的に増大し、特にこれが記憶素子
（状態フリツプ・フロツプ等）を含す場合、かか
るLSI全体のテスト方法が極めて複雑化している
事は周知のとおりである。これに対して有効な方
法として、フリツプ・フロツプを論理回路内の要
所要所に整理していくつかの群にわけて設け、通
常の動作モードと異なるテスト動作モード時にお
いて各フリツプ・フロツプ群を独立にシフトレジ
スタとして動作させ、そのクロツク入力及びデー
タ入・出力等を外部へ出す事により、任意の時点
で任意のフリツプ・フロツプの状態を読出したり
書きかえたりする方法（所謂スキヤンパス方式）
により、一般の順序論理を組合せ論理化してテス
トを簡単にする方法が知られている。この方法は
確かにLSIのテスト方法を簡明にするので極めて
有効であるが、欠点は、そのためのテスト入・出
力端子が著増する事である。この事は、大規模な
論理回路が、集積回路としては低集積規模のもの
を搭載した。多数のコネクタ端子を有する印刷基
板を基本単位とする従来の方式で構成されている
場合は目立たなかつたが、集積回路の集積度の増
加に伴ない、その端子数に余裕がなくなつている
現状では、極めて不利である。

本発明の目的は、端子数を増大させることなく
検査等の多機能を可能ならしめた集積回路装置を
提供する事にある。

本発明の他の目的は、本来の使用目的である通
常の動作モードにおいて最大限の入・出力端子を
わりあてる事の出来る集積回路装置を提供する事
にある。

本発明による集積回路装置、特にモノリシツク
集積回路装置は複数のフリツプ・フロツプと論理
部とを有し、フリツプ・フロツプは各々が論理部
に接続されるとともに、互いに直列に接続される
ように形成されており、論理部へのデータを入力
する端子とフリツプ・フロツプへシフトインデー
タを入力する端子とを共通化し、データ入力の切
換えをチツプイネーブル信号の有無で制御するよ
うにしたことを特徴とする。

本発明は、物理的にはｎ本の入（出）力端子で
も、別個の１本の制御端子の論理状態、たとえば
１，０好何により、各端子毎に別々の機能を割当
てるならば、2n本の端子として機能する事に着
目する。勿論、その2n個の機能中、前のｎ個と
後のｎ個は同時に使われる事のないよう割当てに
配慮がなれさねばならない。この議論は容易にｍ
本の制御入力の場合に拡張出来る。又、本発明は
通常の論理電圧値域（たとえばTTLでは−0.5V
〜5.5V）以外の領域所謂第３値を使い（たとえ
ば値＋8Vで動作するインバータ入力端子を通常
のTTL入力端子を並別接続する。）これをモード
制御入力として使うならさらに端子効率を向上出
来る事に着目する。

本発明によれば複数の入力端子、複数の出力端
子および少なくとも１つの制御端子（モード制御
入力端子）を有し、少なくとも一部の入力端子及
び出力端子が、異なる動作モードにおいて異なる
機能を果たすよう上記モード制御入力端子により
制御されるデジタル集積回路が得られる。さらに
ここで少なくとも一部の入（出）力端子が制御端
子を物理的に兼ね、通常の論理電圧値域では一の
動作モードの入（出）力端子として機能し、通常
の論理電圧値域より高い又は低い一定の電圧値域
（以下これを第３値と称す）では一の動作モード
を禁止すると同時に他の動作モードを活性化する
事により制御端子として機能するようなデジタル
集積回路を得ることもでかる。またかかるデジタ
ル集積回路においては動作モードとして通常の動
作モードの他少なくとも一つのテスト動作モード
を含み、後者はフリツプ・フロツプをシフトレジ
スタとして扱い論理デバツグ又は故障診断に使わ
れうるようにした事を特徴とする。すなわち、各
フリツプ・フロツプは通常動作モードの時一又は
複数のクロツク入力による通常のフリツプ・フロ
ツプとして動作し、論理部との間でデータの入出
力を行ない、テスト動作モード時には入力データ
をシフトデータとしてクロツクによるタイミング
制御のもとでシフトレジスタ動作するように機能
する。また同様にして論理部として一又は複数
の、プログラマブルなAND論理の集合（‘AND
アレイ’）又はOR論理の集合（‘ORアレイ’）
もしくは一又は複数のANDアレイにより駆動さ
れるORアレイを含む、所謂PLA（プログラマブ
ル論理アレイ）を含有するデジタル集積回路にお
いて、あるテスト動作モード時に上記ANDアレ
イ又はORアレイに対し、各アレイ内のAND項
（OR項）の一又は一部を選択的に活性化 〔ここで「活性化」とは次の(1)、又は(2)又は(1)
と(2)の双方を指す： (1) 選択されたAND（OR）項以外の全AND
（OR）項な不活性にし、全体の論理が選択され
たAND（OR）項のみで動作するようにする
（可制御）。

(2) 選択されたAND（OR）項のみの状態を別に
設けたデータ出力端子に伝える（可観測）」す
るような並列出力を有するシフトレジスタから
なる、もしくはシフトレジスタを含む選択回路
を含み、該選択回路の該テスト動作モードにお
ける諸入力、すなわち全活性化入力、シフト動
作クロツク入力、シフト・イン・データ及びデ
ータ出力の少なくとも一部が、その値の動作モ
ードにおける入（出）力と端子を共通にした
（モノリシツク）デジタル集積回路も得ること
ができる。

次に本発明の第１の実施例を第１図を参照して
説明する。本実施例では一連のフリツプ・フロツ
プ群の一部又は全部をシフトレジスタとして動作
しうるように直列に接続する。勿論、各フリツ
プ・フロツプF/F１，F/F２は論理部３０とも接
続され、これと協動して動作するようにもなされ
ている。組合せ論理を含む論理部３０は入力端子
I₁₁，I₁₂，I₂₁に接続された入力I₁，I₂，I₃および出
力端子O₁₁，O₁₂にそれぞれ接続された出力O₁，
O₂ならびにANDゲートA₅およびORゲートＲを介
して出力端子O₂₁に接続された出力O₃を有する。
また論理部３０とフリツプ・フロツプF/F１とは
書込み出力N₁₁および読し出し入力N₁₂とによつて
接続され、同様にフリツプ・フロツプF/F２とも
書き込み出力N₂₁および読し出し入力N₂₂によつて
接続されている。通常の動作モードにおいてはこ
れらのフリツプ・フロツプF/F１，F/F２は入出
力N₁₁〜N₂₂によつて論理部３０との間でデータ転
送が行なわれ、論理部３０の状態を規定する如く
動作している。

ここでこれらのフリツプ・フロツプF/F１およ
びF/F２にはクロツク入力端子I₂₂に一入力が接
続され、他入力がイネーブル信号端子Ｃに接続さ
れたアンドゲートA₂の出力CLK₁がフリツプ・フ
ロツプの各ビツト毎のパラレル動作のクロツク
（CLK₁）として与え得る如くなされている。また
イネーブル端子Ｃに接続したインバータ１１の出
力およびクロツク端子I₂₂からのクロツクを入
力とするアンドゲートの出力CLK₂がシフト動作
のためのクロツク信号として与え得る如くなされ
る。このクロツクCLK₂がイネーブルの高レベ
ル対応して与えられているとき、アンドゲート
A₃が開き、入力端子I₂₁に与えられデータはシフ
ト・イン・データI₄としてフリツプ・フロツプF/
Ｆ１に与えられる。このフリツプ・フロツプの中
間シフト出力M₄はF/F２に入力され、シフト・
アウト・データO₄としてイネーブル信号が入
力されたアンドゲートA₆およびオアゲートＲを
介して出力端子O₂₁に導出される。いまイネーブ
ル端子が低レベルであり、このとき、端子I₂₂に
F/F１，F/F２をシフトさせるためのクロツク
CLK２が入力され、入力端子I₂₁にシフトデータ
が与えられていると、ゲートA₅およびA₄が開
き、出力部のゲートA₆も開くことにより、２つ
のフリツプ・フロツプF/F１，F/F２はシフトレ
ジスタ動作をする。このように本実施例では入力
端子としては各々系の別の適当な入・出力I₃，O₃
を、クロツクCLK２の端子としてはフリツプ・
フロツプの各ビツト毎のパラレル動作のためのク
ロツクCLK１を夫々入出力端子と兼用し、モー
ド制御入力Ｃにより切替える事で端子数の節減を
計つている。

次に第２図を参照して本発明の第２の実施例を
説明する。本実施例では組合せ論理としては最も
一般的なAND―ORアレイを有する所謂PLA（プ
ログラマブルロジツクアレイ）を考え、さらにこ
れを順序論理化する場合の好適例として、ORア
レイ出力の一部をANDアレイ入力へのフリツ
プ・フロツプを介してフイードバツクする場合を
考える。

入力バツフア１には入力端子I₁〜I₁₆およびフリ
ツプ・フロツプ部５の出力Q₁〜Q₈が入力され、
その出力はアンドアレイ部２に入力されている。
このアンドアレイ部はアンド項出力A₁〜A₁₂₈を
有し、このアンド項出力A₁〜A₁₂₈はオアアレイ
部３に入力され、オアアレイ部の出力の一部はフ
リツプ・フロツプ部５に入力され、他の出力は出
力バツフア４を介して出力端子O₁〜O₈に出力さ
れている。また上述のアンドアレイ部２の各出力
項A₁〜A₁₂₈はシフトレジスタ部６の選択出力に
よつて各々選択しうる。アンドアレイ及びオアア
レイ中、任意の交点が黒丸が黒丸で図示したよう
にプログラム可能である。交点の黒丸は実際には
トランジスタ又はダイオード等の素子により具現
される。

シフトレジスタ部６には端子DIからデータ入
力DIAが与えられ、シフトレジスタ部６の出力
DOAはアンドゲートA₁₃およびオアゲートR₂₀を
介して出力端子DOに導出されている。ここで端
子DIおよびDOはフリツプ・フロツプ部５のデー
タ入力および出力端子として兼用されている。ブ
ロツク６にはブロツクイネーブルADEおよびク
ロツクCLK３が与え得る如くされている。イネ
ーブル入力端子ENはインバータ５１およびアン
ドゲートA₁₁に入力され、このアンドゲートA₁₁
の他入力はインバータ５１の出力ADEが入力さ
れており、出力はブロツク４にそのイネーブル
CEとして与え得る如くなされる。ADEは一入力
がクロツク本端子CLKに接続されたアンドゲー
トA₁₀に接続されゲートA₁₀の出力はラツチクロ
ツクCLK０としてブロツク４に与え得る如くな
される。一方インバータ５２の出力はブロツク６
へブロツクイネーブルANEとして与えられると
共にクロツク端子CLKに一入力が接続されたア
ンドゲートA₁₂にも印加される。ゲート１２の出
力はブロツク６へクロツクCLK３として与え得
る如くなされる。ここでインバータ５１はブロツ
ク４へのイネーブル入力CEに対し、その第３レ
ベルをANEとし、イネーブル入力端子ENが通常
レベルが第３レベルかで、通常動作モードが、ブ
ロツク６のAND項選択回路が活性化されている
モードか、の切換えを行なう。前モードでは
ADEは低レベルでCLK３は遮断されるためブロ
ツク６は不活性でブロツク４がイネーブルであ
り、後モードでは、シフトレジスタ部６はすべて
イネーブル状態である。このようにしてブロツク
イネーブルADEにより、出力ラツチクロツク
CLK０と、ブロツク６のシフトクロツクCLK３
の切替えを行なう。かくして第２図の如く構成さ
れた論理集積回路において、そのテスト・デバツ
グ時にフリツプ・フロツプ部５の状態の可制御・
可観測性と並んで問題となるのはアンドアレイ２
及びオアアレイ３の各項、特に各AND項（A₁〜
A₁₂₈）の可制御性、可観測性である。しかし前者
は上述のように周知のシフトレジスタ接続で実現
出来、後者についてはブロツク６によるAND項
選択回路を動作させるモードが必要であり、ここ
では端子CLK、ENの制御によつてこの場合128
ビツトのシフトレジスタ部６を各AND項中任意
の（複数）項を選択せしめることが可能となる。

このように、本発明は独立又は第３レベルによ
るモード制御入力ENを適当に利用して各動作モ
ードでの入出力信号の使用・不使用に応じて複数
の入・出力信号の端子を兼用する事により、極め
て広範囲のモノリシツク論理集積回路の端子の数
を削減し、その有効利用が計れるので、本発明の
効果は甚大である。

なお本発明は上述の各実施例に限定されること
なく、フリツプ・フロツプを含む集積回路におい
て広範な応用が可能であることは勿論である。

【図面の簡単な説明】

第１図および第２図はそれぞれ本発明の第１お
よび第２の実施例による集積回路の構成を示すブ
ロツク図である。 ３０…論理部、１…入力バツフア、２…アンド
アレイ、３…オアアレイ、４…出力バツフア、５
…フリツプ・フロツプ部、６…シフトレジスタ
部。

Claims (1)

【特許請求の範囲】
1. １ 入力端子と、該入力端子から入力される入力
   信号をうける論理部と、論理部からの出力を外部
   へ出力する出力端子と、チツプイネーブル信号入
   力端子と、複数のフリツプ・フロツプとを有する
   集積回路装置において、前記複数のフリツプ・フ
   ロツプは直列に接続されるパスを有するととも
   に、各々のフリツプ・フロツプは夫々独立に前記
   論理部に接続され、直列接続されたフリツプ・フ
   ロツプの入力端はゲート回路を介して前記入力端
   子と接続されるようになし、前記チツプイネーブ
   ルの信号の入力に応答して前記ゲート回路を閉じ
   て前記入力端子から入力される前記入力信号の前
   記フリツプ・フロツプ入力端への印加を禁止し、
   前記チツプイネーブル信号の非入力に応答して前
   記ゲート回路を開いて前記入力端子から入力され
   る信号を前記直列接続されたフリツプ・フロツプ
   の方へ供給することを特徴とする集積回路装置。