JPH036469B2 - - Google Patents
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- JPH036469B2 JPH036469B2 JP59164640A JP16464084A JPH036469B2 JP H036469 B2 JPH036469 B2 JP H036469B2 JP 59164640 A JP59164640 A JP 59164640A JP 16464084 A JP16464084 A JP 16464084A JP H036469 B2 JPH036469 B2 JP H036469B2
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- Japan
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- input
- terminals
- output
- input terminals
- logic
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- 238000012360 testing method Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、集積回路装置に関し、特にモノリシ
ツク集積回路化に好適なデジタル論理回路に関す
るものである。
ツク集積回路化に好適なデジタル論理回路に関す
るものである。
デジタル論理集積回路のLSI化に伴ない、内部
節点の数が飛躍的に増大し、特にこれが記憶素子
（状態フリツプフロツプ等）を含む場合、かかる
LSI全体のテスト方法が極めて複雑化している事
は周知のとおりである。これに対して有効な方法
として、フリツプフロツプを論理回路内の要所要
所に整理していくつかの群にわけて設け、通常の
動作モードと異なるテスト動作モード時において
各フリツプフロツプ群を独立にシフトレジスタと
して動作させ、そのクロツク入力及びデータ入・
出力等を外部へ出す事により、任意の時点で任意
のフリツプフロツプの状態を読出したり書きかえ
たりする方法（所謂スキヤンパス方式）により、
一般の順序論理を組合せ論理化してテストを簡単
にする方法が知られている。この方法は確かに
LSIのテスト方法を簡明にするので極めて有効で
あるが、欠点は、そのためのテスト入・出力端子
が著増する事である。この事は、大規模な論理回
路が、集積回路としては低集積規模のものを搭載
した、多数のコネクタ端子を有する印刷基板を基
本単位とする従来の方式で構成されている場合は
目立たなかつたが、集積回路の集積度の増加に伴
ない、その端子数に余裕がなくなつている現状で
は、極めて不利である。
節点の数が飛躍的に増大し、特にこれが記憶素子
（状態フリツプフロツプ等）を含む場合、かかる
LSI全体のテスト方法が極めて複雑化している事
は周知のとおりである。これに対して有効な方法
として、フリツプフロツプを論理回路内の要所要
所に整理していくつかの群にわけて設け、通常の
動作モードと異なるテスト動作モード時において
各フリツプフロツプ群を独立にシフトレジスタと
して動作させ、そのクロツク入力及びデータ入・
出力等を外部へ出す事により、任意の時点で任意
のフリツプフロツプの状態を読出したり書きかえ
たりする方法（所謂スキヤンパス方式）により、
一般の順序論理を組合せ論理化してテストを簡単
にする方法が知られている。この方法は確かに
LSIのテスト方法を簡明にするので極めて有効で
あるが、欠点は、そのためのテスト入・出力端子
が著増する事である。この事は、大規模な論理回
路が、集積回路としては低集積規模のものを搭載
した、多数のコネクタ端子を有する印刷基板を基
本単位とする従来の方式で構成されている場合は
目立たなかつたが、集積回路の集積度の増加に伴
ない、その端子数に余裕がなくなつている現状で
は、極めて不利である。
本発明の目的は、端子数を増大させることなく
検査等の多機能化を可能ならしめた集積回路装置
を提供する事にある。
検査等の多機能化を可能ならしめた集積回路装置
を提供する事にある。
本発明の他の目的は、共通の入・出力端子を使
つて複数の動作機能をもつ回路を有するよう論理
部を動作せしめるようにしたデジタル集積回路を
提供する事にある。
つて複数の動作機能をもつ回路を有するよう論理
部を動作せしめるようにしたデジタル集積回路を
提供する事にある。
本発明による集積回路装置、特にモノリシツク
集積回路は複数の入力端子、出力端子を有する集
積回路において、少なくとも１つの制御端子を設
け、この制御端子の論理レベルに対応して入力端
子、出力端子の少なくとも一部の機能を設定し、
動作機能の異なる回路への入出力条件を規定した
ことを特徴とする。
集積回路は複数の入力端子、出力端子を有する集
積回路において、少なくとも１つの制御端子を設
け、この制御端子の論理レベルに対応して入力端
子、出力端子の少なくとも一部の機能を設定し、
動作機能の異なる回路への入出力条件を規定した
ことを特徴とする。
本発明は、物理的には、ｎ本の入（出）力端子
でも、別個の１本の制御端子の論理状態、たとえ
ば１，０好何により、各端子毎に別々の機能を割
当てるならば、2n本の端子として機能する事に
着目する。勿論、その2n個の機能中、前のｎ個
と後のｎ個は同時に使われる事のないよう割当て
に配置がなされねばならない。この議論は容易に
ｍ本の制御入力の場合に拡張出来る。又、本発明
は通常の論理電圧値域（たとえばTTLでは−
0.5V〜＋5.5V）以外の領域所謂第３値を使い
（たとえば値＋8Vで動作するインバータ入力端子
を通常のTTL入力端子を並別接続する。）これを
モード制御入力として使うならさらに端子効率を
向上出来る事に着目する。
でも、別個の１本の制御端子の論理状態、たとえ
ば１，０好何により、各端子毎に別々の機能を割
当てるならば、2n本の端子として機能する事に
着目する。勿論、その2n個の機能中、前のｎ個
と後のｎ個は同時に使われる事のないよう割当て
に配置がなされねばならない。この議論は容易に
ｍ本の制御入力の場合に拡張出来る。又、本発明
は通常の論理電圧値域（たとえばTTLでは−
0.5V〜＋5.5V）以外の領域所謂第３値を使い
（たとえば値＋8Vで動作するインバータ入力端子
を通常のTTL入力端子を並別接続する。）これを
モード制御入力として使うならさらに端子効率を
向上出来る事に着目する。
本発明によれば複数の入力端子、複数の出力端
子および少なくとも１つの制御端子（モード制御
入力端子）を有し、且つこの制御端子はこれらに
対応する一又は複数の動作モードを有し、少なく
とも一部の入力端子及び出力端子が、上記の異な
る動作モードにおいて異なる機能を果たすように
上記モード制御入力端子により制御されるデジタ
ル集積回路が得られ、さらにここで少なくとも一
部の入（出）力端子が制御端子を物理的に兼ね、
通常の論理電圧値域では、一の動作モードの入
（出）力端子として機能し、通常の論理電圧値域
より高い又は低い一定の電圧値域（以下これを第
３値と称す）では一の動作モードを禁止すると同
時に他の動作モードを活性化する事により制御端
子として機能するようなデジタル集積回路を得る
ことができる。またかかるデジタル集積回路にお
いては動作モードとして通常の動作モードの他少
なくとも一つのテスト動作モードを含み、後者が
論理デバツグ、又は故障診断に使われうる（モノ
リシツク）デジタル集積回路も得られる。
子および少なくとも１つの制御端子（モード制御
入力端子）を有し、且つこの制御端子はこれらに
対応する一又は複数の動作モードを有し、少なく
とも一部の入力端子及び出力端子が、上記の異な
る動作モードにおいて異なる機能を果たすように
上記モード制御入力端子により制御されるデジタ
ル集積回路が得られ、さらにここで少なくとも一
部の入（出）力端子が制御端子を物理的に兼ね、
通常の論理電圧値域では、一の動作モードの入
（出）力端子として機能し、通常の論理電圧値域
より高い又は低い一定の電圧値域（以下これを第
３値と称す）では一の動作モードを禁止すると同
時に他の動作モードを活性化する事により制御端
子として機能するようなデジタル集積回路を得る
ことができる。またかかるデジタル集積回路にお
いては動作モードとして通常の動作モードの他少
なくとも一つのテスト動作モードを含み、後者が
論理デバツグ、又は故障診断に使われうる（モノ
リシツク）デジタル集積回路も得られる。
第１図を参照して本発明に関連する技術を説明
する。半導体集積回路の論理部１０は６つの入力
I1〜I6、６つの出力O1〜O6を有し、チツプイネー
ブル信号（モード制御信号）Ｃ又はによつて動
作する。入力I1，I2は常時必要な入力で、それぞ
れ入力端子I11およびI12から直接取り込まれてい
る。出力O1，O2は常時取り出すことが必要なも
のであり、出力端子O11，O12によつてそれぞれ
取り出されている。入力I3，I4と入力I5，I6は同
時に使用されることはなく、いずれか一方の組の
みが用いられる。出力O3，O4およびO5，O6も同
時ににいずれか一方の組のみが使用され、ここで
出力O3，O4は入力I3，I4と共に使用され、出力
O5，O6は入力I5，I6と共に使用されるものとす
る。入力I5乃至I6はそれぞれ２入力アンドゲート
A1乃至A4を介して与えられアンドゲートA1およ
びA2の一入力には端子１Ｃで与えられた第１の
チツプイネーブル信号Ｃがそのまま入力されると
共に入力端子I21およびI22が入力されている。ア
ンドゲートA3およびA4の一入力には端子１Ｃか
らインバータ１１を介して得た第２のチツプイネ
ーブル信号が与えられると共に入力端子I21およ
びI22がそれぞれ接続されている。一方出力O3お
よびO4はそれぞれ第１のイネーブル信号Ｃが入
力されたアンドゲートA5およびA6ならびにオア
ゲートR1およびR2を介してそれぞれ出力端子O21
およびO22に接続される。出力O5およびO6も同様
にして第２のイネーブル信号が入力されたアン
ドゲートA7およびA8ならびにオアゲートR1およ
びR2を介して出力端子O1およびO2に導かれてい
る。この第１図による論理部１０は異なる動作モ
ードで動く異なる動作機能をもつ２つの回路を有
する。
する。半導体集積回路の論理部１０は６つの入力
I1〜I6、６つの出力O1〜O6を有し、チツプイネー
ブル信号（モード制御信号）Ｃ又はによつて動
作する。入力I1，I2は常時必要な入力で、それぞ
れ入力端子I11およびI12から直接取り込まれてい
る。出力O1，O2は常時取り出すことが必要なも
のであり、出力端子O11，O12によつてそれぞれ
取り出されている。入力I3，I4と入力I5，I6は同
時に使用されることはなく、いずれか一方の組の
みが用いられる。出力O3，O4およびO5，O6も同
時ににいずれか一方の組のみが使用され、ここで
出力O3，O4は入力I3，I4と共に使用され、出力
O5，O6は入力I5，I6と共に使用されるものとす
る。入力I5乃至I6はそれぞれ２入力アンドゲート
A1乃至A4を介して与えられアンドゲートA1およ
びA2の一入力には端子１Ｃで与えられた第１の
チツプイネーブル信号Ｃがそのまま入力されると
共に入力端子I21およびI22が入力されている。ア
ンドゲートA3およびA4の一入力には端子１Ｃか
らインバータ１１を介して得た第２のチツプイネ
ーブル信号が与えられると共に入力端子I21およ
びI22がそれぞれ接続されている。一方出力O3お
よびO4はそれぞれ第１のイネーブル信号Ｃが入
力されたアンドゲートA5およびA6ならびにオア
ゲートR1およびR2を介してそれぞれ出力端子O21
およびO22に接続される。出力O5およびO6も同様
にして第２のイネーブル信号が入力されたアン
ドゲートA7およびA8ならびにオアゲートR1およ
びR2を介して出力端子O1およびO2に導かれてい
る。この第１図による論理部１０は異なる動作モ
ードで動く異なる動作機能をもつ２つの回路を有
する。
すなわち第１のモードは第１のイネーブル信号
Ｃの高レベルに対応して入力I1，I2，I3，I4、出
力O1，O2，O3，O4により動作する回路を活性化
するものであり、第２のモード７は第２のイネー
ブル信号の高レベルに対応して入力I1，I2，I5，
I6、出力O1，O2，O5，O6により動作する回路を
活性化するものである。これらの各モードで不要
の入力はこの例ではアンドゲートにより０に禁止
されている。このような構成によれば端子数を少
なく抑えたまま多くの機能、ここでは入出力論理
機能を持たせた集積回路が可能となる。なお入・
出力、モード制御入力の本数や、モード切換論理
の態様は本例の場合に限られない事は容易に考え
られる。
Ｃの高レベルに対応して入力I1，I2，I3，I4、出
力O1，O2，O3，O4により動作する回路を活性化
するものであり、第２のモード７は第２のイネー
ブル信号の高レベルに対応して入力I1，I2，I5，
I6、出力O1，O2，O5，O6により動作する回路を
活性化するものである。これらの各モードで不要
の入力はこの例ではアンドゲートにより０に禁止
されている。このような構成によれば端子数を少
なく抑えたまま多くの機能、ここでは入出力論理
機能を持たせた集積回路が可能となる。なお入・
出力、モード制御入力の本数や、モード切換論理
の態様は本例の場合に限られない事は容易に考え
られる。
次に本発明の実施例を第２図および第３図を参
照して説明する。
照して説明する。
論理回路２０は第１図に示した構成と同様にし
て入力端子I11，I12が入力I1，I2に接続され、出力
O1，O2は出力端子O11，O12に接続されている。
入力I3〜I6はそれぞれアンドゲートA1〜A4を介し
て入力端子I21およびI22に接続され、出力O3〜O6
はアンドゲートA5〜A8およびオアゲートR1およ
びR2を介して出力端子O21，O22に接続されてい
る。上述の各構成は全て第１図と同様である。本
実施例では入力端子I21に接続したインバータ２
１によつて第２のイネーブル信号を、この第２
のイネーブル信号をインバータ２２によつて反
転して第１のイネーブル信号Ｃを回路２０および
各アンドゲートにそれぞれ与えている。ここで端
子I21が通常の論理レベル（例えばTTL論理の場
合０〜5.5V）のときはインバータ２１は低レベ
ルの入力として高レベルの出力Ｃ発生させ、端子
I21が第３の論理レベル（例えば10V程度）ときに
はこれを高レベルの論理入力としてインバータ２
１は低レベルの出力Ｃを発生させる。この出力と
しての第一のイネーブル信号Ｃ、および第２のイ
ネーブル信号は第１の場合と全く同同様にして
各アンドゲートを駆動して２の動作モードを実現
することができることは説明をするまでもない。
ただし本実施例では入力端子I21に第３レベルの
入力が与えられているとき、すなわち第１の動作
モードのときは論理回路２０の入力I3は常に高レ
ベルが与られているということを考慮しておく必
要がある。第３図にインバータ２１の一具体例を
参考までに示す。この回路はトランジスタQ1，
Q2および抵抗R1，R2を含み、抵抗値の比R1／R2
を適当に小さくとれば、トランジスタQ2は通常
のTTLレベル（０／１）0V〜5.5Vではオフのま
まであるが、ここではトランジスタQ1のツエナ
耐圧より十分大きい電圧（第３レベル入力電圧）
を入力端子I21に印加すればトランジスタQ2はオ
ンし、かくして所望のモード制御出力Ｃが得られ
る。
て入力端子I11，I12が入力I1，I2に接続され、出力
O1，O2は出力端子O11，O12に接続されている。
入力I3〜I6はそれぞれアンドゲートA1〜A4を介し
て入力端子I21およびI22に接続され、出力O3〜O6
はアンドゲートA5〜A8およびオアゲートR1およ
びR2を介して出力端子O21，O22に接続されてい
る。上述の各構成は全て第１図と同様である。本
実施例では入力端子I21に接続したインバータ２
１によつて第２のイネーブル信号を、この第２
のイネーブル信号をインバータ２２によつて反
転して第１のイネーブル信号Ｃを回路２０および
各アンドゲートにそれぞれ与えている。ここで端
子I21が通常の論理レベル（例えばTTL論理の場
合０〜5.5V）のときはインバータ２１は低レベ
ルの入力として高レベルの出力Ｃ発生させ、端子
I21が第３の論理レベル（例えば10V程度）ときに
はこれを高レベルの論理入力としてインバータ２
１は低レベルの出力Ｃを発生させる。この出力と
しての第一のイネーブル信号Ｃ、および第２のイ
ネーブル信号は第１の場合と全く同同様にして
各アンドゲートを駆動して２の動作モードを実現
することができることは説明をするまでもない。
ただし本実施例では入力端子I21に第３レベルの
入力が与えられているとき、すなわち第１の動作
モードのときは論理回路２０の入力I3は常に高レ
ベルが与られているということを考慮しておく必
要がある。第３図にインバータ２１の一具体例を
参考までに示す。この回路はトランジスタQ1，
Q2および抵抗R1，R2を含み、抵抗値の比R1／R2
を適当に小さくとれば、トランジスタQ2は通常
のTTLレベル（０／１）0V〜5.5Vではオフのま
まであるが、ここではトランジスタQ1のツエナ
耐圧より十分大きい電圧（第３レベル入力電圧）
を入力端子I21に印加すればトランジスタQ2はオ
ンし、かくして所望のモード制御出力Ｃが得られ
る。
このように、本発明は独立又は第３レベルによ
るモード制御入力ENを適当に利用して各動作モ
ードの入出力信号の使用・不使用に応じて複数の
入・出力信号の端子を兼用にする事により、極め
て広範囲のモノリシツク論理集積回路の端子の数
を削減し、その有効利用が計れるので、本発明の
効果は甚大である。
るモード制御入力ENを適当に利用して各動作モ
ードの入出力信号の使用・不使用に応じて複数の
入・出力信号の端子を兼用にする事により、極め
て広範囲のモノリシツク論理集積回路の端子の数
を削減し、その有効利用が計れるので、本発明の
効果は甚大である。
なお本発明は上述の各実施例に限定されること
なく、広範な応用が可能であることは勿論であ
る。
なく、広範な応用が可能であることは勿論であ
る。
第１図および第２図はそれぞれ本発明に関係の
ある技術および本発明の実施例による集積回路の
構成を示すブロツク図、第３図は第２図の一部を
示す回路図である。 １０，２０……論理部、A1〜A5……アンドゲ
ート、I11，I12，I21，I22……入力端子、O11，
O12，O21，O22…出力端子、１１，２１，２２…
…インバータ。
ある技術および本発明の実施例による集積回路の
構成を示すブロツク図、第３図は第２図の一部を
示す回路図である。 １０，２０……論理部、A1〜A5……アンドゲ
ート、I11，I12，I21，I22……入力端子、O11，
O12，O21，O22…出力端子、１１，２１，２２…
…インバータ。
Claims (1)
- 【特許請求の範囲】 １ 少くともＮ本（Ｎは１以上の整数）の入力端
子と、少くとも2N個の入力端を含む論理部と、
出力端子とを有する集積回路装置において、前記
Ｎ本の入力端子を前記2N個のうちのＮ個の前記
入力端に夫々接続する第１の手段と、前記Ｎ本の
入力端子を前記2N個のうちの残りのＮ個の前記
入力端に夫々接続する第２の手段と、前記第１の
手段および前記第２の手段を切り換える信号を入
力する制御端子とを具備し、前記第１の手段と前
記第２の手段とを前記信号によつて切り換えるこ
とによつて異なる動作モードを設定するように
し、前記Ｎ本の入力端子のうちの一部が前記制御
端子として割りあてられており、前記切り換え信
号は前記論理部へ供給される入力データとは異な
る電圧レベルを有することを特徴とする集積回路
装置。 ２ 前記出力端子として前記論理部の出力端より
少ない数が与えられ、前記論理部の出力端から出
力されるデータは前記出力端子を共用して外部に
取り出されるように構成されていることを特徴と
する特許請求の範囲第１項記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164640A JPS6095370A (ja) | 1984-08-06 | 1984-08-06 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164640A JPS6095370A (ja) | 1984-08-06 | 1984-08-06 | 集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15130777A Division JPS5483341A (en) | 1977-12-15 | 1977-12-15 | Digital integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095370A JPS6095370A (ja) | 1985-05-28 |
| JPH036469B2 true JPH036469B2 (ja) | 1991-01-30 |
Family
ID=15797027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164640A Granted JPS6095370A (ja) | 1984-08-06 | 1984-08-06 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095370A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758747A (en) * | 1986-05-30 | 1988-07-19 | Advanced Micro Devices, Inc. | Programmable logic device with buried registers selectively multiplexed with output registers to ports, and preload circuitry therefor |
| JPS6361687A (ja) * | 1986-08-29 | 1988-03-17 | Toyota Motor Corp | 自動車のフロントサイド部構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5015452A (ja) * | 1973-06-07 | 1975-02-18 |
-
1984
- 1984-08-06 JP JP59164640A patent/JPS6095370A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5015452A (ja) * | 1973-06-07 | 1975-02-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6095370A (ja) | 1985-05-28 |
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