JP2521991B2 - スキャンレジスタラッチ - Google Patents
スキャンレジスタラッチInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、LSI内部回路、例えば論理回路の試験に
用いられるスキャンレジスタラッチに係り、特にスキャ
ンデザイン回路を構成するスキャンレジスタラッチに関
するものである。
用いられるスキャンレジスタラッチに係り、特にスキャ
ンデザイン回路を構成するスキャンレジスタラッチに関
するものである。
［従来の技術］ 多数の論理回路を内蔵するLSIまたはプリント回路板
の内部回路を試験するためスキャンという方式が採用さ
れている。このスキャン方式のうちの１つとしてスキャ
ンデザイン回路を用いたものが知られている。このスキ
ャンデザイン回路は、フリップフロップ回路によって構
成されるスキャンレジスタラッチをすべて直列に接続し
たシフトレジスタによって構成され、シフトレジスタの
初段のスキャンレジスタラッチのスキャンイン端子がス
キャンデザイン回路のスキャンイン端子になり、最終段
のスキャンレジスタラッチのスキャンアウト端子がスキ
ャンデザイン回路のスキャンアウト端子になるものであ
る。
の内部回路を試験するためスキャンという方式が採用さ
れている。このスキャン方式のうちの１つとしてスキャ
ンデザイン回路を用いたものが知られている。このスキ
ャンデザイン回路は、フリップフロップ回路によって構
成されるスキャンレジスタラッチをすべて直列に接続し
たシフトレジスタによって構成され、シフトレジスタの
初段のスキャンレジスタラッチのスキャンイン端子がス
キャンデザイン回路のスキャンイン端子になり、最終段
のスキャンレジスタラッチのスキャンアウト端子がスキ
ャンデザイン回路のスキャンアウト端子になるものであ
る。
第３図は、スキャンイン端子に入力されるデータをク
ロック信号に基づきスキャンアウト端子から出力するス
キャンレジスタラッチを用いた従来のスキャン方式の一
例を説明するための回路構成ブロック図である。この第
３図において、UTは被試験体、LSはLSI、OSRはスキャン
レジスタラッチ、GCは一般回路である。
ロック信号に基づきスキャンアウト端子から出力するス
キャンレジスタラッチを用いた従来のスキャン方式の一
例を説明するための回路構成ブロック図である。この第
３図において、UTは被試験体、LSはLSI、OSRはスキャン
レジスタラッチ、GCは一般回路である。
そして、試験に際しては、スキャンレジスタラッチOS
Rがすべて（この例においてはｎ段、ただしｎは整数）
直列に接続、つまり、２段目以降の各スキャンレジスタ
ラッチOSRのスキャンイン端子が前段のスキャンレジス
タラッチのスキャンアウト端子に接続されてスキャンデ
ザイン回路を構成し、初段のスキャンレジスタラッチOS
R1のスキャンイン端子がスキャンデザイン回路のスキャ
ンイン端子になり、最終段のスキャンレジスタラッチOS
Rnのスキャンアウト端子がスキャンデザイン回路のスキ
ャンアウト端子になる。
Rがすべて（この例においてはｎ段、ただしｎは整数）
直列に接続、つまり、２段目以降の各スキャンレジスタ
ラッチOSRのスキャンイン端子が前段のスキャンレジス
タラッチのスキャンアウト端子に接続されてスキャンデ
ザイン回路を構成し、初段のスキャンレジスタラッチOS
R1のスキャンイン端子がスキャンデザイン回路のスキャ
ンイン端子になり、最終段のスキャンレジスタラッチOS
Rnのスキャンアウト端子がスキャンデザイン回路のスキ
ャンアウト端子になる。
次に、このようなスキャンデザイン回路を構成する各
スキャンレジスタラッチOSRを第２図を用いて説明す
る。
スキャンレジスタラッチOSRを第２図を用いて説明す
る。
第２図に示したスキャンレジスタラッチOSRは、通常
動作が信号端子Ｄ、Ｃ及びＬに対応する回路によって行
われ、試験動作を行うためにスキャンイン端子SI、スキ
ャンアウト端子SO、信号端子Ａ及びＢに対応する回路が
付加されているものである。
動作が信号端子Ｄ、Ｃ及びＬに対応する回路によって行
われ、試験動作を行うためにスキャンイン端子SI、スキ
ャンアウト端子SO、信号端子Ａ及びＢに対応する回路が
付加されているものである。
すなわち、通常動作において、信号端子Ｄに入力され
るデータを、信号端子Ｃに入力されるクロック信号によ
ってラッチし、ラッチしたデータを信号端子Ｌから出力
するものであり、試験動作において、スキャンイン端子
SIに入力されるデータを、信号端子Ａに入力されるクロ
ック信号によってラッチし、ラッチしたデータを信号端
子Ｂに入力されるクロック信号によってスキャンアウト
端子SOに出力するシフト動作を行うものである。
るデータを、信号端子Ｃに入力されるクロック信号によ
ってラッチし、ラッチしたデータを信号端子Ｌから出力
するものであり、試験動作において、スキャンイン端子
SIに入力されるデータを、信号端子Ａに入力されるクロ
ック信号によってラッチし、ラッチしたデータを信号端
子Ｂに入力されるクロック信号によってスキャンアウト
端子SOに出力するシフト動作を行うものである。
言い換えれば、上記したスキャンレジスタラッチOSR
は、通常動作時に信号端子Ｄに入力されるデータを信号
端子Ｃに入力されるクロック信号によって取り込むか、
試験動作時にスキャンイン端子SIに入力されるデータを
信号端子Ａに入力されるクロック信号によって取り込む
かを行う入力回路Ｉと、この入力回路Ｉによって取り込
まれたデータをラッチするラッチ回路（試験動作時にマ
スタ回路として機能する）IIと、このラッチ回路（マス
タ回路）IIにラッチされたデータを試験動作時に信号端
子Ｂに入力されるクロック信号によってスキャンアウト
端子SOに出力するスレーブ回路IIIによって構成されて
いるものである。
は、通常動作時に信号端子Ｄに入力されるデータを信号
端子Ｃに入力されるクロック信号によって取り込むか、
試験動作時にスキャンイン端子SIに入力されるデータを
信号端子Ａに入力されるクロック信号によって取り込む
かを行う入力回路Ｉと、この入力回路Ｉによって取り込
まれたデータをラッチするラッチ回路（試験動作時にマ
スタ回路として機能する）IIと、このラッチ回路（マス
タ回路）IIにラッチされたデータを試験動作時に信号端
子Ｂに入力されるクロック信号によってスキャンアウト
端子SOに出力するスレーブ回路IIIによって構成されて
いるものである。
このように構成されたスキャンレジスタラッチOSRを
用いたスキャンデザイン回路によって試験を行う場合、
試験対象となるLSI内部回路等が年々回路規模を増大す
る傾向にあり、それに伴って試験時間の増大を伴うもの
であった。
用いたスキャンデザイン回路によって試験を行う場合、
試験対象となるLSI内部回路等が年々回路規模を増大す
る傾向にあり、それに伴って試験時間の増大を伴うもの
であった。
すなわち、このように構成されたものにおいて、試験
時間の最大は信号端子Ａ及びＢに入力される２相のクロ
ック信号のｎサイクル分（ｎ回のシフト動作時間に相当
する）、つまり、初段のスキャンレジスタラッチOSR1に
ラッチされたデータの試験を行うために、初段のスキャ
ンレジスタラッチOSR1にラッチされたデータを最終段
（ｎ段）のスキャンレジスタラッチOSRnのスキャンアウ
ト端子SOから出力するまでの時間であるため、試験対象
となるLSI内部回路等の増大に伴い、スキャンデザイン
回路を構成するスキャンレジスタラッチOSRの段数ｎが
増大し、試験時間が増大するものであった。
時間の最大は信号端子Ａ及びＢに入力される２相のクロ
ック信号のｎサイクル分（ｎ回のシフト動作時間に相当
する）、つまり、初段のスキャンレジスタラッチOSR1に
ラッチされたデータの試験を行うために、初段のスキャ
ンレジスタラッチOSR1にラッチされたデータを最終段
（ｎ段）のスキャンレジスタラッチOSRnのスキャンアウ
ト端子SOから出力するまでの時間であるため、試験対象
となるLSI内部回路等の増大に伴い、スキャンデザイン
回路を構成するスキャンレジスタラッチOSRの段数ｎが
増大し、試験時間が増大するものであった。
このため、第４図に示すように、スキャンイン端子SI
からスキャンアウト端子SOへの一方向にしかデータを伝
達できないスキャンレジスタラッチOSRの代わりに双方
向にデータを伝達できるスキャンレジスタラッチBSRを
採用し、試験時間を短縮する方式が、例えば特開昭60−
262247号公報に示されている。
からスキャンアウト端子SOへの一方向にしかデータを伝
達できないスキャンレジスタラッチOSRの代わりに双方
向にデータを伝達できるスキャンレジスタラッチBSRを
採用し、試験時間を短縮する方式が、例えば特開昭60−
262247号公報に示されている。
このように双方向にデータを伝達できるスキャンレジ
スタラッチBSRを用いたスキャンデザイン回路によって
試験を行う場合、試験時間の最大はデータのシフト動作
を行わせるためのクロック信号のn/2サイクル分（n/2回
のシフト動作時間に相当する）ですむため、一方向にし
かデータを伝達できないスキャンレジスタラッチOSRを
用いたものに対して試験時間の短縮が図れるものであ
る。
スタラッチBSRを用いたスキャンデザイン回路によって
試験を行う場合、試験時間の最大はデータのシフト動作
を行わせるためのクロック信号のn/2サイクル分（n/2回
のシフト動作時間に相当する）ですむため、一方向にし
かデータを伝達できないスキャンレジスタラッチOSRを
用いたものに対して試験時間の短縮が図れるものであ
る。
つまり、第４図において、中央に位置するスキャンレ
ジスタラッチBSRから左スキャンアウト端子SIO1側に位
置するスキャンレジスタBSRについては、ラッチされた
データの試験に際して、ラッチされたデータを左スキャ
ンアウト端子SIO1から出力するようにし、中央に位置す
るスキャンレジスタラッチBSRから右スキャンアウト端
子SIO2側に位置するスキャンレジスタラッチBSRについ
ては、ラッチされたデータの試験に際して、ラッチされ
たデータを右スキャンアウト端子SIO2から出力するよう
にしているため、試験時間の最大は、中央に位置するス
キャンレジスタラッチBSRにラッチされたデータを試験
する場合であり、一方向にしかデータを伝達できないス
キャンレジスタラッチOSRを用いたものに対して半分の
時間になるものである。
ジスタラッチBSRから左スキャンアウト端子SIO1側に位
置するスキャンレジスタBSRについては、ラッチされた
データの試験に際して、ラッチされたデータを左スキャ
ンアウト端子SIO1から出力するようにし、中央に位置す
るスキャンレジスタラッチBSRから右スキャンアウト端
子SIO2側に位置するスキャンレジスタラッチBSRについ
ては、ラッチされたデータの試験に際して、ラッチされ
たデータを右スキャンアウト端子SIO2から出力するよう
にしているため、試験時間の最大は、中央に位置するス
キャンレジスタラッチBSRにラッチされたデータを試験
する場合であり、一方向にしかデータを伝達できないス
キャンレジスタラッチOSRを用いたものに対して半分の
時間になるものである。
［発明が解決しようとする問題点］ しかるに、双方向にデータを伝達できるスキャンレジ
スタラッチBSRは、一般に、ハードウェア量、つまり回
路素子数が増大し、複雑な回路構成になるものであっ
た。
スタラッチBSRは、一般に、ハードウェア量、つまり回
路素子数が増大し、複雑な回路構成になるものであっ
た。
この発明は、上記した点に鑑みてなされたものであ
り、回路素子数が比較的少ない、例えば第２図に示した
スキャンレジスタラッチ（以下、スキャンレジスタラッ
チ部と称す）を用い、第１及び第２のスキャンインアウ
ト端子を有して、第１のスキャンインアウト端子からス
キャンレジスタラッチ部を介して第２のスキャンインア
ウト端子へデータをシフト動作を行わせることができる
とともに、第２のスキャンインアウト端子からスキャン
レジスタラッチ部を介して第１のスキャンインアウト端
子へデータをシフト動作を行わせることができるスキャ
ンレジスタラッチを得ることを目的とするものである。
り、回路素子数が比較的少ない、例えば第２図に示した
スキャンレジスタラッチ（以下、スキャンレジスタラッ
チ部と称す）を用い、第１及び第２のスキャンインアウ
ト端子を有して、第１のスキャンインアウト端子からス
キャンレジスタラッチ部を介して第２のスキャンインア
ウト端子へデータをシフト動作を行わせることができる
とともに、第２のスキャンインアウト端子からスキャン
レジスタラッチ部を介して第１のスキャンインアウト端
子へデータをシフト動作を行わせることができるスキャ
ンレジスタラッチを得ることを目的とするものである。
［問題点を解決するための手段］ この発明に係るスキャンレジスタラッチは、第１及び
第２のスキャンインアウト端子と、第１モードか第２モ
ードかを示すスキャンモード信号が入力されるモード信
号入力端子と、スキャンイン端子とスキャンアウト端子
とを有し、スキャンイン端子に入力されるデータをクロ
ック信号に基づきスキャンアウト端子から出力するスキ
ャンレジスタラッチ部と、第１のスキャンインアウト端
子とスキャンレジスタラッチ部のスキャンイン端子との
間に接続され、モード信号入力端子に入力されるスキャ
ンモード信号を受け、受けたスキャンモード信号が第１
のモードを示すと導通状態となり、第２のモードを示す
と非導通状態となる第１のスイッチ部と、第２のスキャ
ンインアウト端子とスキャンレジスタラッチ部のスキャ
ンアウト端子との間に接続され、モード信号入力端子に
入力されるスキャンモード信号を受け、受けたスキャン
モード信号が第１のモードを示すと導通状態となり、第
２のモードを示すと非導通状態となる第２のスイッチ部
と、第２のスキャンインアウト端子とスキャンレジスタ
ラッチ部のスキャンイン端子との間に接続され、モード
信号入力端子に入力されるスキャンモード信号を受け、
受けたスキャンモード信号が第１のモードを示すと非導
通状態となり、第２のモードを示すと導通状態となる第
３のスイッチ部と、第１のスキャンインアウト端子とス
キャンレジスタラッチ部のスキャンアウト端子との間に
接続され、モード信号入力端子に入力されるスキャンモ
ード信号を受け、受けたスキャンモード信号が第１のモ
ードを示すと非導通状態となり、第２のモードを示すと
導通状態となる第４のスイッチ部とを設けたものであ
る。
第２のスキャンインアウト端子と、第１モードか第２モ
ードかを示すスキャンモード信号が入力されるモード信
号入力端子と、スキャンイン端子とスキャンアウト端子
とを有し、スキャンイン端子に入力されるデータをクロ
ック信号に基づきスキャンアウト端子から出力するスキ
ャンレジスタラッチ部と、第１のスキャンインアウト端
子とスキャンレジスタラッチ部のスキャンイン端子との
間に接続され、モード信号入力端子に入力されるスキャ
ンモード信号を受け、受けたスキャンモード信号が第１
のモードを示すと導通状態となり、第２のモードを示す
と非導通状態となる第１のスイッチ部と、第２のスキャ
ンインアウト端子とスキャンレジスタラッチ部のスキャ
ンアウト端子との間に接続され、モード信号入力端子に
入力されるスキャンモード信号を受け、受けたスキャン
モード信号が第１のモードを示すと導通状態となり、第
２のモードを示すと非導通状態となる第２のスイッチ部
と、第２のスキャンインアウト端子とスキャンレジスタ
ラッチ部のスキャンイン端子との間に接続され、モード
信号入力端子に入力されるスキャンモード信号を受け、
受けたスキャンモード信号が第１のモードを示すと非導
通状態となり、第２のモードを示すと導通状態となる第
３のスイッチ部と、第１のスキャンインアウト端子とス
キャンレジスタラッチ部のスキャンアウト端子との間に
接続され、モード信号入力端子に入力されるスキャンモ
ード信号を受け、受けたスキャンモード信号が第１のモ
ードを示すと非導通状態となり、第２のモードを示すと
導通状態となる第４のスイッチ部とを設けたものであ
る。
［作用］ この発明にあっては、スキャンモード信号が第１のモ
ードを示すと、第１及び第２のスイッチ部が導通状態と
なり、第３及び第４のスイッチ部が非導通状態となっ
て、第１のスキャンインアウト端子から第１のスイッチ
部−スキャンレジスタラッチ部のスキャンイン端子−ス
キャンレジスタラッチ部−スキャンレジスタラッチ部の
スキャンアウト端子−第２のスイッチ部を介して第２の
スキャンインアウト端子へデータがシフト動作されるた
めの経路が形成され、スキャンモード信号が第２のモー
ドを示すと、第１及び第２のスイッチ部が非導通状態と
なり、第３及び第４のスイッチ部が導通状態となって、
第２のスキャンインアウト端子から第３のスイッチ部−
スキャンレジスタラッチ部のスキャンイン端子−スキャ
ンレジスタラッチ部−スキャンレジスタラッチ部のスキ
ャンアウト端子−第４のスイッチ部を介して第１のスキ
ャンインアウト端子へデータがシフト動作されるための
経路が形成される。
ードを示すと、第１及び第２のスイッチ部が導通状態と
なり、第３及び第４のスイッチ部が非導通状態となっ
て、第１のスキャンインアウト端子から第１のスイッチ
部−スキャンレジスタラッチ部のスキャンイン端子−ス
キャンレジスタラッチ部−スキャンレジスタラッチ部の
スキャンアウト端子−第２のスイッチ部を介して第２の
スキャンインアウト端子へデータがシフト動作されるた
めの経路が形成され、スキャンモード信号が第２のモー
ドを示すと、第１及び第２のスイッチ部が非導通状態と
なり、第３及び第４のスイッチ部が導通状態となって、
第２のスキャンインアウト端子から第３のスイッチ部−
スキャンレジスタラッチ部のスキャンイン端子−スキャ
ンレジスタラッチ部−スキャンレジスタラッチ部のスキ
ャンアウト端子−第４のスイッチ部を介して第１のスキ
ャンインアウト端子へデータがシフト動作されるための
経路が形成される。
［実施例］ 第１図はこの発明の一実施例であるスキャンレジスタ
ラッチを示す回路構成図である。
ラッチを示す回路構成図である。
第１図において、第２図に示した符号と同一符号は第
２図に示したものと同一又は相当部分を示し、BSRはこ
の発明の一実施例であるスキャンレジスタラッチで、上
記従来例で説明したと同様に、例えば、試験対象のLSI
内部回路（論理回路）に対応して設けられる。SIO1及び
SIO2は上記スキャンレジスタラッチBSRの第１及び第２
のスキャンインアウト端子である。
２図に示したものと同一又は相当部分を示し、BSRはこ
の発明の一実施例であるスキャンレジスタラッチで、上
記従来例で説明したと同様に、例えば、試験対象のLSI
内部回路（論理回路）に対応して設けられる。SIO1及び
SIO2は上記スキャンレジスタラッチBSRの第１及び第２
のスキャンインアウト端子である。
なお、上記従来例で説明したと同様に、例えばLSI等
において、試験対象のLSI内部回路に対応して設けられ
る複数のスキャンレジスタラッチBSRが直列に接続、つ
まり、２段目以降の各スキャンレジスタラッチBSRの第
１のスキャンインアウト端子SIO1が前段のスキャンレジ
スタラッチBSRの第２のスキャンインアウト端子SIO2に
接続されてスキャンデザイン回路を構成し、初段のスキ
ャンレジスタラッチBSRの第１のスキャンインアウト端
子SIO1がスキャンデザイン回路の第１のスキャンインア
ウト端子になり、最終段のスキャンレジスタラッチBSR
の第２のスキャンインアウト端子SIO2がスキャンデザイ
ン回路の第２のスキャンインアウト端子になる。
において、試験対象のLSI内部回路に対応して設けられ
る複数のスキャンレジスタラッチBSRが直列に接続、つ
まり、２段目以降の各スキャンレジスタラッチBSRの第
１のスキャンインアウト端子SIO1が前段のスキャンレジ
スタラッチBSRの第２のスキャンインアウト端子SIO2に
接続されてスキャンデザイン回路を構成し、初段のスキ
ャンレジスタラッチBSRの第１のスキャンインアウト端
子SIO1がスキャンデザイン回路の第１のスキャンインア
ウト端子になり、最終段のスキャンレジスタラッチBSR
の第２のスキャンインアウト端子SIO2がスキャンデザイ
ン回路の第２のスキャンインアウト端子になる。
SMは試験パターンに基づいて論理回路のスキャン方向
を規定する信号、つまり、第１モードか第２モードかを
示すスキャンモード信号が入力されるモード信号入力端
子で、上記スキャンモード信号は試験用制御回路（図示
せず）から出力されるものである。
を規定する信号、つまり、第１モードか第２モードかを
示すスキャンモード信号が入力されるモード信号入力端
子で、上記スキャンモード信号は試験用制御回路（図示
せず）から出力されるものである。
OSRはスキャンイン端子SIとスキャンアウト端子SOと
を有し、スキャンイン端子SIに入力されるデータをクロ
ック信号に基づきシフト動作してスキャンアウト端子SO
から出力するスキャンレジスタラッチ部で、上記第２図
に示したスキャンレジスタラッチOSRと同様のものであ
り、図示においては、信号端子として、発明のポイント
を明確に説明するために、通常動作に用いられる信号端
子Ｄ、Ｃ及びＬならびに試験動作時にシフト動作させる
ためのクロック信号が入力される信号端子Ａ及びＢは省
略し、試験動作時にデータがスキャンイン及びスキャン
アウトするためのスキャンイン端子SI及びスキャンアウ
ト端子SOだけを示している。
を有し、スキャンイン端子SIに入力されるデータをクロ
ック信号に基づきシフト動作してスキャンアウト端子SO
から出力するスキャンレジスタラッチ部で、上記第２図
に示したスキャンレジスタラッチOSRと同様のものであ
り、図示においては、信号端子として、発明のポイント
を明確に説明するために、通常動作に用いられる信号端
子Ｄ、Ｃ及びＬならびに試験動作時にシフト動作させる
ためのクロック信号が入力される信号端子Ａ及びＢは省
略し、試験動作時にデータがスキャンイン及びスキャン
アウトするためのスキャンイン端子SI及びスキャンアウ
ト端子SOだけを示している。
１は上記第１のスキャンインアウト端子SIO1と上記ス
キャンレジスタラッチ部OSRのスキャンイン端子SIとの
間に接続され、ゲート電極が上記モード信号入力端子SM
に接続される第１のスイッチ部となるＮチャンネル・ト
ランスミッション・ゲートで、ゲート電極に受けたスキ
ャンモード信号が第１のモードを示す（この実施例にお
いては「Ｈ」レベルの信号）と導通状態（「ON」状態）
となり、第２のモードを示す（この実施例においては
「Ｌ」レベルの信号）と非導通状態（「OFF」状態）と
なる。
キャンレジスタラッチ部OSRのスキャンイン端子SIとの
間に接続され、ゲート電極が上記モード信号入力端子SM
に接続される第１のスイッチ部となるＮチャンネル・ト
ランスミッション・ゲートで、ゲート電極に受けたスキ
ャンモード信号が第１のモードを示す（この実施例にお
いては「Ｈ」レベルの信号）と導通状態（「ON」状態）
となり、第２のモードを示す（この実施例においては
「Ｌ」レベルの信号）と非導通状態（「OFF」状態）と
なる。
２は上記第２のスキャンインアウト端子SIO2と上記ス
キャンレジスタラッチ部OSRのスキャンアウト端子SOと
の間に接続され、ゲート電極が上記モード信号入力端子
SMに接続される第２のスイッチ部となるＮチャンネル・
トランスミッション・ゲートで、ゲート電極に受けたス
キャンモード信号が第１のモードを示すと導通状態とな
り、第２のモードを示すと非導通状態となる。
キャンレジスタラッチ部OSRのスキャンアウト端子SOと
の間に接続され、ゲート電極が上記モード信号入力端子
SMに接続される第２のスイッチ部となるＮチャンネル・
トランスミッション・ゲートで、ゲート電極に受けたス
キャンモード信号が第１のモードを示すと導通状態とな
り、第２のモードを示すと非導通状態となる。
３は上記第２のスキャンインアウト端子SIO2と上記ス
キャンレジスタラッチ部OSRのスキャンイン端子SIとの
間に接続され、ゲート電極が上記モード信号入力端子SM
に接続される第３のスイッチ部となるＰチャンネル・ト
ランスミッション・ゲートで、ゲート電極に受けたスキ
ャンモード信号が第１のモードを示すと非導通状態とな
り、第２のモードを示すと導通状態となる。
キャンレジスタラッチ部OSRのスキャンイン端子SIとの
間に接続され、ゲート電極が上記モード信号入力端子SM
に接続される第３のスイッチ部となるＰチャンネル・ト
ランスミッション・ゲートで、ゲート電極に受けたスキ
ャンモード信号が第１のモードを示すと非導通状態とな
り、第２のモードを示すと導通状態となる。
４は上記第１のスキャンインアウト端子SIO1と上記ス
キャンレジスタラッチ部OSRのスキャンアウト端子SOと
の間に接続され、ゲート電極が上記モード信号入力端子
SMに接続される第４のスイッチ部となるＰチャンネル・
トランスミッション・ゲートで、ゲート電極に受けたス
キャンモード信号が第１のモードを示すと非導通状態と
なり、第２のモードを示すと導通状態となる。
キャンレジスタラッチ部OSRのスキャンアウト端子SOと
の間に接続され、ゲート電極が上記モード信号入力端子
SMに接続される第４のスイッチ部となるＰチャンネル・
トランスミッション・ゲートで、ゲート電極に受けたス
キャンモード信号が第１のモードを示すと非導通状態と
なり、第２のモードを示すと導通状態となる。
なお、第１及び第２のスキャンインアウト端子SIO1及
びSIO2、Ｎチャンネル・トランスミッション・ゲート１
及び２とＰチャネル・トランスミッション・ゲート３及
び４とによってこの実施例の切り換え回路を構成してい
る。
びSIO2、Ｎチャンネル・トランスミッション・ゲート１
及び２とＰチャネル・トランスミッション・ゲート３及
び４とによってこの実施例の切り換え回路を構成してい
る。
この切り換え回路は、試験用制御回路から出力される
スキャンモード信号がＮチャンネル・トランスミッショ
ン・ゲート１及び２とＰチャンネル・トランスミッショ
ン・ゲート３及び４の各ゲート電極にモード信号入力端
子SMを介して印加されることにより、データのシフト方
向を、第１のスキャンインアウト端子SIO1からＮチャン
ネル・トランスミッション・ゲート１−スキャンレジス
タラッチ部OSRのスキャンイン端子SI−スキャンレジス
タラッチ部OSR−スキャンレジスタラッチ部OSRのスキャ
ンアウト端子SO−Ｎチャンネル・トランスミッション・
ゲート２を介して第２のスキャンインアウト端子SIO
2へ、あるいは第２のスキャンインアウト端子SIO2から
Ｐチャネル・トランスミッション・ゲート３−スキャン
レジスタラッチ部OSRのスキャンイン端子SI−スキャン
レジスタラッチ部OSR−スキャンレジスタラッチ部OSRの
スキャンアウト端子SO−Ｐチャンネル・トランスミッシ
ョン・ゲート４を介して第１のスキャンインアウト端子
SIO1へ切り換える。
スキャンモード信号がＮチャンネル・トランスミッショ
ン・ゲート１及び２とＰチャンネル・トランスミッショ
ン・ゲート３及び４の各ゲート電極にモード信号入力端
子SMを介して印加されることにより、データのシフト方
向を、第１のスキャンインアウト端子SIO1からＮチャン
ネル・トランスミッション・ゲート１−スキャンレジス
タラッチ部OSRのスキャンイン端子SI−スキャンレジス
タラッチ部OSR−スキャンレジスタラッチ部OSRのスキャ
ンアウト端子SO−Ｎチャンネル・トランスミッション・
ゲート２を介して第２のスキャンインアウト端子SIO
2へ、あるいは第２のスキャンインアウト端子SIO2から
Ｐチャネル・トランスミッション・ゲート３−スキャン
レジスタラッチ部OSRのスキャンイン端子SI−スキャン
レジスタラッチ部OSR−スキャンレジスタラッチ部OSRの
スキャンアウト端子SO−Ｐチャンネル・トランスミッシ
ョン・ゲート４を介して第１のスキャンインアウト端子
SIO1へ切り換える。
したがって、スキャンレジスタラッチ部OSRにラッチ
された、対応する試験対象の論理回路（図示せず）の試
験データは、第１のスキャンインアウト端子SIO1から
も、第２のスキャンインアウト端子SIO2からも出力、つ
まり、双方向に出力できることになるものである。
された、対応する試験対象の論理回路（図示せず）の試
験データは、第１のスキャンインアウト端子SIO1から
も、第２のスキャンインアウト端子SIO2からも出力、つ
まり、双方向に出力できることになるものである。
次に、このように構成されたスキャンレジスタラッチ
BSRの動作について説明する。
BSRの動作について説明する。
まず、モード信号入力端子SMに入力される試験用制御
回路からのスキャンモード信号が「Ｈ」レベル（第１の
モードを示す）の時について説明する。この時、スキャ
ンレジスタラッチBSRのシフト動作は図示右シフト、つ
まり、第１のスキャンインアウト端子SIO1から第２のス
キャンインアウト端子SIO2方向へのシフトとなり、Ｎチ
ャンネル・トランスミッション・ゲート１及び２は「O
N」状態、Ｐチャネル・トランスミッション・ゲート３
及び４は「OFF」状態となる。
回路からのスキャンモード信号が「Ｈ」レベル（第１の
モードを示す）の時について説明する。この時、スキャ
ンレジスタラッチBSRのシフト動作は図示右シフト、つ
まり、第１のスキャンインアウト端子SIO1から第２のス
キャンインアウト端子SIO2方向へのシフトとなり、Ｎチ
ャンネル・トランスミッション・ゲート１及び２は「O
N」状態、Ｐチャネル・トランスミッション・ゲート３
及び４は「OFF」状態となる。
したがって、データのシフト方向は、第１のスキャン
インアウト端子SIO1からＮチャネル・トランスミッショ
ン・ゲート１−スキャンレジスタラッチ部OSRのスキャ
ンイン端子SI−スキャンレジスタラッチ部OSR−スキャ
ンレジスタラッチ部OSRのスキャンアウト端子SO−Ｎチ
ャンネル・トランスミッション・ゲート２を介して第２
のスキャンインアウト端子SIO2になる。
インアウト端子SIO1からＮチャネル・トランスミッショ
ン・ゲート１−スキャンレジスタラッチ部OSRのスキャ
ンイン端子SI−スキャンレジスタラッチ部OSR−スキャ
ンレジスタラッチ部OSRのスキャンアウト端子SO−Ｎチ
ャンネル・トランスミッション・ゲート２を介して第２
のスキャンインアウト端子SIO2になる。
一方、モード信号入力端子SMに入力される試験用制御
回路からのスキャンモード信号が「Ｌ」レベル（第２の
モードを示す）の時について説明する。この時、スキャ
ンレジスタラッチBSRのシフト動作は図示左シフト、つ
まり、第２のスキャンインアウト端子SIO2から第１のス
キャンインアウト端子SIO1方向へのシフトとなり、Ｎチ
ャンネル・トランスミッション・ゲート１及び２は「OF
F」状態、Ｐチャンネル・トランスミッション・ゲート
３及び４は「ON」状態となる。
回路からのスキャンモード信号が「Ｌ」レベル（第２の
モードを示す）の時について説明する。この時、スキャ
ンレジスタラッチBSRのシフト動作は図示左シフト、つ
まり、第２のスキャンインアウト端子SIO2から第１のス
キャンインアウト端子SIO1方向へのシフトとなり、Ｎチ
ャンネル・トランスミッション・ゲート１及び２は「OF
F」状態、Ｐチャンネル・トランスミッション・ゲート
３及び４は「ON」状態となる。
したがって、データのシフト方向は、第２のスキャン
インアウト端子SIO2からＰチャンネル・トランスミッシ
ョン・ゲート３−スキャンレジスタラッチ部OSRのスキ
ャンイン端子SI−スキャンレジスタラッチ部OSR−スキ
ャンレジスタラッチ部OSRのスキャンアウト端子SO−Ｐ
チャンネル・トランスミッション・ゲート４を介して第
１のスキャンインアウト端子SIO1になる。
インアウト端子SIO2からＰチャンネル・トランスミッシ
ョン・ゲート３−スキャンレジスタラッチ部OSRのスキ
ャンイン端子SI−スキャンレジスタラッチ部OSR−スキ
ャンレジスタラッチ部OSRのスキャンアウト端子SO−Ｐ
チャンネル・トランスミッション・ゲート４を介して第
１のスキャンインアウト端子SIO1になる。
このように構成されたスキャンレジスタラッチBSRを
用い、上記従来例で説明したと同様に、スキャンレジス
タラッチBSRすべてを直列に接続してスキャンデザイン
回路を構成、つまり、２段目以降の各スキャンレジスタ
ラッチBSRの第１のスキャンインアウト端子SIO1が前段
のスキャンレジスタラッチBSRの第２のスキャンインア
ウト端子SIO2に接続されてスキャンデザイン回路を構成
し、初段のスキャンレジスタラッチBSRの第１のスキャ
ンインアウト端子SIO1がスキャンデザイン回路の第１の
スキャンインアウト端子になり、最終段のスキャンレジ
スタラッチBSRの第２のスキャンインアウト端子SIO2が
スキャンデザイン回路のスキャンインアウト端子にした
ものにあっては、スキャンイン端子SIからスキャンアウ
ト端子SOへしかデータをシフト動作できない、回路構成
が簡単なスキャンレジスタラッチ部OSRを用いても、試
験対象の論理回路の位置に応じて、スキャンデザイン回
路におけるデータのシフト方向を右シフトあるいは左シ
フトに制御でき、試験時間の最大はデータのシフト動作
を行わせるためのクロック信号のn/2サイクル分（n/2回
のシフト動作時間に相当する。ただしｎはスキャンデザ
イン回路を構成するスキャンレジスタラッチBSRの段数
に相当する数である）ですむため、試験時間の短縮が図
れるものである。
用い、上記従来例で説明したと同様に、スキャンレジス
タラッチBSRすべてを直列に接続してスキャンデザイン
回路を構成、つまり、２段目以降の各スキャンレジスタ
ラッチBSRの第１のスキャンインアウト端子SIO1が前段
のスキャンレジスタラッチBSRの第２のスキャンインア
ウト端子SIO2に接続されてスキャンデザイン回路を構成
し、初段のスキャンレジスタラッチBSRの第１のスキャ
ンインアウト端子SIO1がスキャンデザイン回路の第１の
スキャンインアウト端子になり、最終段のスキャンレジ
スタラッチBSRの第２のスキャンインアウト端子SIO2が
スキャンデザイン回路のスキャンインアウト端子にした
ものにあっては、スキャンイン端子SIからスキャンアウ
ト端子SOへしかデータをシフト動作できない、回路構成
が簡単なスキャンレジスタラッチ部OSRを用いても、試
験対象の論理回路の位置に応じて、スキャンデザイン回
路におけるデータのシフト方向を右シフトあるいは左シ
フトに制御でき、試験時間の最大はデータのシフト動作
を行わせるためのクロック信号のn/2サイクル分（n/2回
のシフト動作時間に相当する。ただしｎはスキャンデザ
イン回路を構成するスキャンレジスタラッチBSRの段数
に相当する数である）ですむため、試験時間の短縮が図
れるものである。
なお、上記実施例において、スキャンレジスタラッチ
部OSRの回路構成は、スキャンイン端子SI及びスキャン
アウト端子SOを有し、スキャンイン端子SIからスキャン
アウト端子SOへしかデータをシフト動作できないもので
あれば、第２図に示した回路構成に限られるものではな
く、他の回路構成でもよい。
部OSRの回路構成は、スキャンイン端子SI及びスキャン
アウト端子SOを有し、スキャンイン端子SIからスキャン
アウト端子SOへしかデータをシフト動作できないもので
あれば、第２図に示した回路構成に限られるものではな
く、他の回路構成でもよい。
また、上記実施例において、切換回路を構成する第１
ないし第４のスイッチ部をＮチャンネル・トランスミッ
ション・ゲート１及び２とＰチャンネル・トランスミッ
ション・ゲート３及び４によって構成したものとした
が、これに限定されるものではなく、切換回路を構成す
る第１ないし第４のスイッチ部をＮチャンネル・トラン
スミッション・ゲート又はＰチャンネル・トランスミッ
ション・ゲートに統一して、インバータを付加した構成
にしたものであっても良いものである。
ないし第４のスイッチ部をＮチャンネル・トランスミッ
ション・ゲート１及び２とＰチャンネル・トランスミッ
ション・ゲート３及び４によって構成したものとした
が、これに限定されるものではなく、切換回路を構成す
る第１ないし第４のスイッチ部をＮチャンネル・トラン
スミッション・ゲート又はＰチャンネル・トランスミッ
ション・ゲートに統一して、インバータを付加した構成
にしたものであっても良いものである。
［発明の効果］ この発明は、以上に述べたように、第１及び第２のス
キャンインアウト端子と、第１モードか第２モードかを
示すスキャンモード信号が入力されるモード信号入力端
子と、スキャンイン端子とスキャンアウト端子とを有
し、スキャンイン端子に入力されるデータをクロック信
号に基づきスキャンアウト端子から出力するスキャンレ
ジスタラッチ部と、第１のスキャンインアウト端子とス
キャンレジスタラッチ部のスキャンイン端子との間に接
続され、モード信号入力端子に入力されるスキャンモー
ド信号を受け、受けたスキャンモード信号が第１のモー
ドを示すと導通状態となり、第２のモードを示すと非導
通状態となる第１のスイッチ部と、第２のスキャンイン
アウト端子とスキャンレジスタラッチ部のスキャンアウ
ト端子との間に接続され、モード信号入力端子に入力さ
れるスキャンモード信号を受け、受けたスキャンモード
信号が第１のモードを示すと導通状態となり、第２のモ
ードを示すと非導通状態となる第２のスイッチ部と、第
２のスキャンインアウト端子とスキャンレジスタラッチ
部のスキャンイン端子との間に接続され、モード信号入
力端子に入力されるスキャンモード信号を受け、受けた
スキャンモード信号が第１のモードを示すと非導通状態
となり、第２のモードを示すと導通状態となる第３のス
イッチ部と、第１のスキャンインアウト端子とスキャン
レジスタラッチ部のスキャンアウト端子との間に接続さ
れ、モード信号入力端子に入力されるスキャンモード信
号を受け、受けたスキャンモード信号が第１のモードを
示すと非導通状態となり、第２のモードを示すと導通状
態となる第４のスイッチ部とを設けたものとしたので、
回路構成が簡単にして、かつ、第１のスキャンインアウ
ト端子から第２のスキャンインアウト端子へ、あるいは
第２のスキャンインアウト端子から第１のスキャンイン
アウト端子へデータのシフト動作が可能にして容易にシ
フト方向を変更可能なスキャンレジスタラッチが得られ
るという効果を有するものである。
キャンインアウト端子と、第１モードか第２モードかを
示すスキャンモード信号が入力されるモード信号入力端
子と、スキャンイン端子とスキャンアウト端子とを有
し、スキャンイン端子に入力されるデータをクロック信
号に基づきスキャンアウト端子から出力するスキャンレ
ジスタラッチ部と、第１のスキャンインアウト端子とス
キャンレジスタラッチ部のスキャンイン端子との間に接
続され、モード信号入力端子に入力されるスキャンモー
ド信号を受け、受けたスキャンモード信号が第１のモー
ドを示すと導通状態となり、第２のモードを示すと非導
通状態となる第１のスイッチ部と、第２のスキャンイン
アウト端子とスキャンレジスタラッチ部のスキャンアウ
ト端子との間に接続され、モード信号入力端子に入力さ
れるスキャンモード信号を受け、受けたスキャンモード
信号が第１のモードを示すと導通状態となり、第２のモ
ードを示すと非導通状態となる第２のスイッチ部と、第
２のスキャンインアウト端子とスキャンレジスタラッチ
部のスキャンイン端子との間に接続され、モード信号入
力端子に入力されるスキャンモード信号を受け、受けた
スキャンモード信号が第１のモードを示すと非導通状態
となり、第２のモードを示すと導通状態となる第３のス
イッチ部と、第１のスキャンインアウト端子とスキャン
レジスタラッチ部のスキャンアウト端子との間に接続さ
れ、モード信号入力端子に入力されるスキャンモード信
号を受け、受けたスキャンモード信号が第１のモードを
示すと非導通状態となり、第２のモードを示すと導通状
態となる第４のスイッチ部とを設けたものとしたので、
回路構成が簡単にして、かつ、第１のスキャンインアウ
ト端子から第２のスキャンインアウト端子へ、あるいは
第２のスキャンインアウト端子から第１のスキャンイン
アウト端子へデータのシフト動作が可能にして容易にシ
フト方向を変更可能なスキャンレジスタラッチが得られ
るという効果を有するものである。
第１図はこの発明のスキャンレジスタラッチBSRの一実
施例を示す回路構成図、第２図はスキャンデザイン回路
に用いられる従来のスキャンレジスタラッチOSRを示す
回路図、第３図は従来の単方向スキャン方式を説明する
ための回路構成ブロック図、第４図は双方向スキャン方
式を説明するための回路構成ブロック図である。 図において、BSRはスキャンレジスタラッチ、OSRはスキ
ャンレジスタラッチ部、SIO1及びSIO2は第１及び第２の
スキャンインアウト端子、SMはモード信号入力端子、１
及び２は第１及び第２のスイッチ部を構成するＮチャン
ネル・トランスミッション・ゲート、３及び４は第３及
び第４のスイッチ部を構成するＰチャンネル・トランス
ミッション・ゲートである。 なお、各図中、同一符号は同一又は相当部分を示す。
施例を示す回路構成図、第２図はスキャンデザイン回路
に用いられる従来のスキャンレジスタラッチOSRを示す
回路図、第３図は従来の単方向スキャン方式を説明する
ための回路構成ブロック図、第４図は双方向スキャン方
式を説明するための回路構成ブロック図である。 図において、BSRはスキャンレジスタラッチ、OSRはスキ
ャンレジスタラッチ部、SIO1及びSIO2は第１及び第２の
スキャンインアウト端子、SMはモード信号入力端子、１
及び２は第１及び第２のスイッチ部を構成するＮチャン
ネル・トランスミッション・ゲート、３及び４は第３及
び第４のスイッチ部を構成するＰチャンネル・トランス
ミッション・ゲートである。 なお、各図中、同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】第１及び第２のスキャンインアウト端子、 第１モードか第２モードかを示すスキャンモード信号が
入力されるモード信号入力端子、 スキャンイン端子とスキャンアウト端子とを有し、スキ
ャンイン端子に入力されるデータをクロック信号に基づ
きスキャンアウト端子から出力するスキャンレジスタラ
ッチ部、 上記第１のスキャンインアウト端子と上記スキャンレジ
スタラッチ部のスキャンイン端子との間に接続され、上
記モード信号入力端子に入力されるスキャンモード信号
を受け、受けたスキャンモード信号が第１のモードを示
すと導通状態となり、第２のモードを示すと非導通状態
となる第１のスイッチ部、 上記２のスキャンインアウト端子と上記スキャンレジス
タラッチ部のスキャンアウト端子との間に接続され、上
記モード信号入力端子に入力されるスキャンモード信号
を受け、受けたスキャンモード信号が第１のモードを示
すと導通状態となり、第２のモードを示すと非導通状態
となる第２のスイッチ部、 上記第２のスキャンインアウト端子と上記スキャンレジ
スタラッチ部のスキャン端子との間に接続され、上記モ
ード信号入力端子に入力されるスキャンモード信号を受
け、受けたスキャンモード信号が第１のモードを示すと
非導通状態となり、第２のモードを示すと導通状態とな
る第３のスイッチ部、 上記第１のスキャンインアウト端子と上記スキャンレジ
スタラッチ部のスキャンアウト端子との間に接続され、
上記モード信号入力端子に入力されるスキャンモード信
号を受け、受けたスキャンモード信号が第１のモードを
示すと非導通状態となり、第２のモードを示すと導通状
態となる第４のスイッチ部を備えたスキャンレジスタラ
ッチ。 - 【請求項２】上記第１のスイッチ部は、上記第１のスキ
ャンインアウト端子と上記スキャンレジスタラッチ部の
スキャンイン端子との間に接続され、ゲート電極が上記
モード信号入力端子に接続されるＮチャンネル・トラン
スミッション・ゲートであり、 上記第２のスイッチ部は、上記第２のスキャンインアウ
ト端子と上記スキャンレジスタラッチ部のスキャンアウ
ト端子との間に接続され、ゲート電極が上記モード信号
入力端子に接続されるＮチャンネル・トランスミッショ
ン・ゲートであり、 上記第３のスイッチ部は、上記第２のスキャンインアウ
ト端子と上記スキャンレジスタラッチ部のスキャンイン
端子との間に接続され、ゲート電極が上記モード信号入
力端子に接続されるＰチャンネル・トランスミッション
・ゲートであり、 上記第４のスイッチ部は、上記第１のスキャンインアウ
ト端子と上記スキャンレジスタラッチ部のスキャンアウ
ト端子との間に接続され、ゲート電極が上記モード信号
入力端子に接続されるＰチャンネル・トランスミッショ
ン・ゲートであることを特徴とする特許請求の範囲第１
項記載のスキャンレジスタラッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278502A JP2521991B2 (ja) | 1987-11-04 | 1987-11-04 | スキャンレジスタラッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278502A JP2521991B2 (ja) | 1987-11-04 | 1987-11-04 | スキャンレジスタラッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119775A JPH01119775A (ja) | 1989-05-11 |
| JP2521991B2 true JP2521991B2 (ja) | 1996-08-07 |
Family
ID=17598205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278502A Expired - Lifetime JP2521991B2 (ja) | 1987-11-04 | 1987-11-04 | スキャンレジスタラッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2521991B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220074887A1 (en) * | 2018-12-28 | 2022-03-10 | Ngk Spark Plug Co., Ltd. | Gas sensor element and gas sensor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930073A (ja) * | 1982-08-12 | 1984-02-17 | Fujitsu Ltd | 双方向シフトレジスタ型論理回路診断方式 |
| JPS6369097A (ja) * | 1986-09-11 | 1988-03-29 | Toshiba Corp | シフトレジスタ |
-
1987
- 1987-11-04 JP JP62278502A patent/JP2521991B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930073A (ja) * | 1982-08-12 | 1984-02-17 | Fujitsu Ltd | 双方向シフトレジスタ型論理回路診断方式 |
| JPS6369097A (ja) * | 1986-09-11 | 1988-03-29 | Toshiba Corp | シフトレジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01119775A (ja) | 1989-05-11 |
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