JPH0440736B2 - - Google Patents
Info
- Publication number
- JPH0440736B2 JPH0440736B2 JP57036163A JP3616382A JPH0440736B2 JP H0440736 B2 JPH0440736 B2 JP H0440736B2 JP 57036163 A JP57036163 A JP 57036163A JP 3616382 A JP3616382 A JP 3616382A JP H0440736 B2 JPH0440736 B2 JP H0440736B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- function
- logic block
- shift register
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 claims description 29
- 238000010586 diagram Methods 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は集積回路装置、さらに詳しくはデイジ
タル集積回路の論理機能試験を容易にし、かつそ
の試験を極めて複雑な回路にても行ない得るよう
に集積回路自体に組み込む論理ブロツクに関する
ものである。
タル集積回路の論理機能試験を容易にし、かつそ
の試験を極めて複雑な回路にても行ない得るよう
に集積回路自体に組み込む論理ブロツクに関する
ものである。
高度に集積化され、複雑化した集積回路の論理
機能試験を容易にする１つの方法は、試験すべき
集積回路内部にテストパターン発生器、テスト出
力評価部等の試験機構を組み込んでしまうことで
ある。このようにすることにより、集積回路内部
に埋め込まれ、外部端子から直接アクセスでき
ず、被試験集積回路外部からテストパターンを印
加し、その機能の結果である出力を外部で観察す
るという方法では、試験が困難で、充分なテスト
精度が得られなかつた部分の回路も容易に論理機
能試験を行なうことができるようになる。
機能試験を容易にする１つの方法は、試験すべき
集積回路内部にテストパターン発生器、テスト出
力評価部等の試験機構を組み込んでしまうことで
ある。このようにすることにより、集積回路内部
に埋め込まれ、外部端子から直接アクセスでき
ず、被試験集積回路外部からテストパターンを印
加し、その機能の結果である出力を外部で観察す
るという方法では、試験が困難で、充分なテスト
精度が得られなかつた部分の回路も容易に論理機
能試験を行なうことができるようになる。
ところで、試験機構を集積回路内部に組み込む
という方法を採る場合、試験機構としてどのよう
な論理ブロツクを組み込むかということが大きな
問題となる。
という方法を採る場合、試験機構としてどのよう
な論理ブロツクを組み込むかということが大きな
問題となる。
試験機構として組み込む論理ブロツクは、試験
に必要な機能即ちテストパターン発生器としての
機能及びテスト出力評価部としての機能を有する
ことはもちろんのこと、論理ブロツクを組み込ん
だ集積回路が通常の機能動作を果す場合に、その
機能動作に論理ブロツクが全く関与しないことが
望ましい。
に必要な機能即ちテストパターン発生器としての
機能及びテスト出力評価部としての機能を有する
ことはもちろんのこと、論理ブロツクを組み込ん
だ集積回路が通常の機能動作を果す場合に、その
機能動作に論理ブロツクが全く関与しないことが
望ましい。
従来のデヂジタル集積回路試験用の論理ブロツ
クを第１図に示す。すなわち、各基本ユニツトは
シフトレジスタ動作に適合するフリツプフロツプ
１１、２つのアンドゲート１２，１２、２つのノ
アゲート１３，１３、１つの排他的オアゲート１
４から構成されており、各基本ユニツトを複数個
組み合せて論理ブロツクを形成している。図にお
いて、１４′は排他的オアゲートを、１５はイン
バータを、１６はマルチプレクサをそれぞれ示
す。また、D0〜D3はデータ入力を、P0〜P3はフ
リツプフロツプ出力を、0〜3はフリツプフロ
ツプの反転出力をそれぞれ示す。前記論理ブロツ
クは２本の制御線の制御信号C1，C2により、線
形シフトレジスタの機能、テスト出力圧縮器（多
入力符号解析器）の機能という試験機構としての
機能と、単なるラツチの動作という集積回路が通
常の機能動作を果すための機能とを果すことがで
きる。ところで、従来の論理ブロツクにおいて、
論理ブロツクを組み込んだ集積回路がその回路本
来の機能を果すときに前述したように論理ブロツ
クはラツチ動作を行なうので、データがこの論理
ブロツクを通過するのに１クロツク要するという
問題が生じる。この問題は、論理ブロツクを組み
込むべき対象となる回路が組み合せ回路である場
合に生じ、組み合せ回路だけからなる大規模な集
積回路の場合に深刻な問題となる。一般に、その
回路の試験の難しさは回路規模のほぼ３乗に比例
するといわれており、試験対象回路の規模が大き
くなつた場合、回路を分割し、各々の分割した回
路について試験する方法が採られる。試験機構を
集積回路に組み込み試験する場合にも同じことが
いえる。ここで、回路を２分割した場合を考えて
みると、第２図に示したようになる。ただしこの
集積回路２４は組み合せ回路だけで構成されてい
るものとする。第２図に示すような構成の場合、
埋め込むべき論理ブロツク２２として第１図に示
すような論理ブロツクを用いると、集積回路２４
が本来の機能を果すときに、入力ラツチ部２１か
ら出力ラツチ部２３にデータが伝送するのに２ク
ロツク要することになり、回路を分割しない場合
には１クロツクで入力ラツチ２１部から出力ラツ
チ部２３にデータを伝送できたのに較べて集積回
路の動作速度が1/2に低下してしまう。これは前
述したように従来の論理ブロツクが通常のモード
でラツチとして作用することによる。すなわち、
従来の論理ブロツクは、論理ブロツクを組み込む
べき回路が備えているラツチを再構成して論理ブ
ロツクを形成するようにできる場合には有効であ
るが、第２図に示したように組み合せ回路内部に
埋め込むと集積回路の動作速度の低下を招いてし
まうという大きな欠点を有している。
クを第１図に示す。すなわち、各基本ユニツトは
シフトレジスタ動作に適合するフリツプフロツプ
１１、２つのアンドゲート１２，１２、２つのノ
アゲート１３，１３、１つの排他的オアゲート１
４から構成されており、各基本ユニツトを複数個
組み合せて論理ブロツクを形成している。図にお
いて、１４′は排他的オアゲートを、１５はイン
バータを、１６はマルチプレクサをそれぞれ示
す。また、D0〜D3はデータ入力を、P0〜P3はフ
リツプフロツプ出力を、0〜3はフリツプフロ
ツプの反転出力をそれぞれ示す。前記論理ブロツ
クは２本の制御線の制御信号C1，C2により、線
形シフトレジスタの機能、テスト出力圧縮器（多
入力符号解析器）の機能という試験機構としての
機能と、単なるラツチの動作という集積回路が通
常の機能動作を果すための機能とを果すことがで
きる。ところで、従来の論理ブロツクにおいて、
論理ブロツクを組み込んだ集積回路がその回路本
来の機能を果すときに前述したように論理ブロツ
クはラツチ動作を行なうので、データがこの論理
ブロツクを通過するのに１クロツク要するという
問題が生じる。この問題は、論理ブロツクを組み
込むべき対象となる回路が組み合せ回路である場
合に生じ、組み合せ回路だけからなる大規模な集
積回路の場合に深刻な問題となる。一般に、その
回路の試験の難しさは回路規模のほぼ３乗に比例
するといわれており、試験対象回路の規模が大き
くなつた場合、回路を分割し、各々の分割した回
路について試験する方法が採られる。試験機構を
集積回路に組み込み試験する場合にも同じことが
いえる。ここで、回路を２分割した場合を考えて
みると、第２図に示したようになる。ただしこの
集積回路２４は組み合せ回路だけで構成されてい
るものとする。第２図に示すような構成の場合、
埋め込むべき論理ブロツク２２として第１図に示
すような論理ブロツクを用いると、集積回路２４
が本来の機能を果すときに、入力ラツチ部２１か
ら出力ラツチ部２３にデータが伝送するのに２ク
ロツク要することになり、回路を分割しない場合
には１クロツクで入力ラツチ２１部から出力ラツ
チ部２３にデータを伝送できたのに較べて集積回
路の動作速度が1/2に低下してしまう。これは前
述したように従来の論理ブロツクが通常のモード
でラツチとして作用することによる。すなわち、
従来の論理ブロツクは、論理ブロツクを組み込む
べき回路が備えているラツチを再構成して論理ブ
ロツクを形成するようにできる場合には有効であ
るが、第２図に示したように組み合せ回路内部に
埋め込むと集積回路の動作速度の低下を招いてし
まうという大きな欠点を有している。
本発明は前記問題点を解消するもので、シフト
レジスタ動作に適合するフリツプフロツプと複数
の補助ゲートとからなる基本ユニツトを複数個組
み合せて、線形シフトレジスタの機能を果すブロ
ツクを形成し、該ブロツクに、線形シフトレジス
タの機能に加えて、排他的オアゲート及びマツチ
プレクサによつて得られるフイードバツクを利用
することにより並列データ入力を有するフイード
バツクシフトレジスタとして動作する機能と、前
記排他的オアゲートによつて得られる出力を直に
利用することにより線形帰還シフトレジスタとし
て動作する機能とをもたせた論理ブロツクにおい
て、前記基本ユニツトに、前記フリツプフロツプ
を迂回する信号路を付加し、非試験動作時には該
迂回回路を介して信号が伝送されることを特徴と
するものである。
レジスタ動作に適合するフリツプフロツプと複数
の補助ゲートとからなる基本ユニツトを複数個組
み合せて、線形シフトレジスタの機能を果すブロ
ツクを形成し、該ブロツクに、線形シフトレジス
タの機能に加えて、排他的オアゲート及びマツチ
プレクサによつて得られるフイードバツクを利用
することにより並列データ入力を有するフイード
バツクシフトレジスタとして動作する機能と、前
記排他的オアゲートによつて得られる出力を直に
利用することにより線形帰還シフトレジスタとし
て動作する機能とをもたせた論理ブロツクにおい
て、前記基本ユニツトに、前記フリツプフロツプ
を迂回する信号路を付加し、非試験動作時には該
迂回回路を介して信号が伝送されることを特徴と
するものである。
以下、本発明の実施例を図面によつて説明す
る。第３図は本発明によるデイジタル集積回路用
論理ブロツクに用いる基本ユニツトの一実施例を
示すものである。第３図において、基本ユニツト
はマスター・スレーブフリツプフロツプのような
シフトレジスタユニツトとして使用できるフリツ
プフロツプ３１と、５つのアンドゲート３３，３
４，３５，３６，３９と、２つのオアゲート３
７，３８と、１つの排他的オアゲート３２と、２
つのインバータ４０，４０の10個の補助ゲートか
ら構成する。補助ゲートの具体的な接続関係は次
の通りである。すなわち排他的オアゲート３２の
一方の入力には、データＤを制御信号D1と結合
するアンドゲート３３の出力と制御信号C2とを
入力とするアンドゲート３４の出力を接続し、他
方の入力にはデータＱと制御信号C2とを結合す
るアンドゲート３５の出力を接続する。排他的オ
アゲート３２の出力はフリツプフロツプ３１の入
力に接続し、フリツプフロツプ３１の出力をアン
ドゲート３６の一方の入力に接続する。アンドゲ
ート３６の他方の入力には制御信号C1のコンプ
リメントと制御信号C2との２つを入力とするオ
アゲート３７の出力を接続し、アンドゲート３６
の出力をオアゲート３８の一方の入力に接続しオ
アゲート３８の他方の入力にデータＤ、制御信号
C1、制御信号C2のコンプリメントの３つの信号
を入力とするアンドゲート３９の出力を接続す
る。本発明は、基本ユニツトにフリツプフロツプ
３１を迂回する信号路を備えたことを特徴とする
ものであり、実施例ではその信号路はアンドゲー
ト３９、オアゲート３８の働きにより形成するよ
うにしたものである。本基本ユニツトは制御信号
C1，C2を変化させることにより種々の信号経路
をとる。そして第４図に示すように、本基本ユニ
ツト（具体的構成は第３図に示す）４１を複数個
組み合せ、排他的オアゲート４３及びマツチプレ
クサ４２を用いたフイードバツクを利用すること
により種々の機能を果すデイジタル集積回路用の
論理ブロツクが得られる。第３図に示した基本ユ
ニツトの一実施例において、制御信号C1とC2と
をそれぞれC1＝０，C2＝１と設定した場合、信
号経路は第５図において矢印で示すように形成さ
れ、データＱがフリツプフロツプ３１を介して出
力される。即ち第４図における論理ブロツクでマ
アルプレクサ４２を制御信号C1によりSINと導通
するようにしておくと、論理ブロツクはSINを入
力とし、SOUTを出力とする線形シフトレジス
タとして動作をし、スキヤンパスのシフトレジス
タの機能を果たす。
る。第３図は本発明によるデイジタル集積回路用
論理ブロツクに用いる基本ユニツトの一実施例を
示すものである。第３図において、基本ユニツト
はマスター・スレーブフリツプフロツプのような
シフトレジスタユニツトとして使用できるフリツ
プフロツプ３１と、５つのアンドゲート３３，３
４，３５，３６，３９と、２つのオアゲート３
７，３８と、１つの排他的オアゲート３２と、２
つのインバータ４０，４０の10個の補助ゲートか
ら構成する。補助ゲートの具体的な接続関係は次
の通りである。すなわち排他的オアゲート３２の
一方の入力には、データＤを制御信号D1と結合
するアンドゲート３３の出力と制御信号C2とを
入力とするアンドゲート３４の出力を接続し、他
方の入力にはデータＱと制御信号C2とを結合す
るアンドゲート３５の出力を接続する。排他的オ
アゲート３２の出力はフリツプフロツプ３１の入
力に接続し、フリツプフロツプ３１の出力をアン
ドゲート３６の一方の入力に接続する。アンドゲ
ート３６の他方の入力には制御信号C1のコンプ
リメントと制御信号C2との２つを入力とするオ
アゲート３７の出力を接続し、アンドゲート３６
の出力をオアゲート３８の一方の入力に接続しオ
アゲート３８の他方の入力にデータＤ、制御信号
C1、制御信号C2のコンプリメントの３つの信号
を入力とするアンドゲート３９の出力を接続す
る。本発明は、基本ユニツトにフリツプフロツプ
３１を迂回する信号路を備えたことを特徴とする
ものであり、実施例ではその信号路はアンドゲー
ト３９、オアゲート３８の働きにより形成するよ
うにしたものである。本基本ユニツトは制御信号
C1，C2を変化させることにより種々の信号経路
をとる。そして第４図に示すように、本基本ユニ
ツト（具体的構成は第３図に示す）４１を複数個
組み合せ、排他的オアゲート４３及びマツチプレ
クサ４２を用いたフイードバツクを利用すること
により種々の機能を果すデイジタル集積回路用の
論理ブロツクが得られる。第３図に示した基本ユ
ニツトの一実施例において、制御信号C1とC2と
をそれぞれC1＝０，C2＝１と設定した場合、信
号経路は第５図において矢印で示すように形成さ
れ、データＱがフリツプフロツプ３１を介して出
力される。即ち第４図における論理ブロツクでマ
アルプレクサ４２を制御信号C1によりSINと導通
するようにしておくと、論理ブロツクはSINを入
力とし、SOUTを出力とする線形シフトレジス
タとして動作をし、スキヤンパスのシフトレジス
タの機能を果たす。
また、このモードのとき、第４図における論理
ブロツクをマルチプレクサ４２を省略し、フイー
ドバツクルーフの排他的オアゲート４３の出力を
直接基本ユニツトのデータＱとなるように接続し
ておくと、論理ブロツクは線形帰還シフトレジス
タとして動作し、テストパターン発生器の機能を
果たす。
ブロツクをマルチプレクサ４２を省略し、フイー
ドバツクルーフの排他的オアゲート４３の出力を
直接基本ユニツトのデータＱとなるように接続し
ておくと、論理ブロツクは線形帰還シフトレジス
タとして動作し、テストパターン発生器の機能を
果たす。
次に制御信号C1とC2とをC1＝C2＝１と設定し
た場合には、信号経路は第６図において、矢印で
示すように形成され、データＤとデータＱの排他
的論理和がフリツプフロツプ３１を軽由してその
出力に伝送される。この場合第４図に示す論理ブ
ロツクは多入力符号解析器として動作し、テスト
出力圧縮器の機能を果たす。
た場合には、信号経路は第６図において、矢印で
示すように形成され、データＤとデータＱの排他
的論理和がフリツプフロツプ３１を軽由してその
出力に伝送される。この場合第４図に示す論理ブ
ロツクは多入力符号解析器として動作し、テスト
出力圧縮器の機能を果たす。
制御信号C1，C2をそれぞれC1＝１，D2＝０と
設定した場合には基本ユニツトの信号経路は第７
図において矢印で示すように形成され、データＤ
はフリツプフロツプ３１を迂回して、アンドゲー
ト３９とオアゲート３８を通りその出力に伝送さ
れる。このモードのときには第４図の論理ブロツ
クでは、データD0〜D3は論理ブロツクのフリツ
プフロツプを迂回してP0〜P3に伝送され、論理
ブロツクは何の機能も果さない。したがつて、本
発明による論理ブロツクは、テストモード（C1
＝０，C2＝１及びC1＝１，C2＝１）ではクロツ
クにより動作するが、集積回路が通常動作を行な
う場合（C1＝１，C2＝０）ではクロツクによら
ず信号を伝送することができることになる。
設定した場合には基本ユニツトの信号経路は第７
図において矢印で示すように形成され、データＤ
はフリツプフロツプ３１を迂回して、アンドゲー
ト３９とオアゲート３８を通りその出力に伝送さ
れる。このモードのときには第４図の論理ブロツ
クでは、データD0〜D3は論理ブロツクのフリツ
プフロツプを迂回してP0〜P3に伝送され、論理
ブロツクは何の機能も果さない。したがつて、本
発明による論理ブロツクは、テストモード（C1
＝０，C2＝１及びC1＝１，C2＝１）ではクロツ
クにより動作するが、集積回路が通常動作を行な
う場合（C1＝１，C2＝０）ではクロツクによら
ず信号を伝送することができることになる。
以上のように本発明によれば、論理ブロツクを
組み合せ回路からなる集積回路に埋め込んでも、
通常動作モードで信号はフリツプフロツプを迂回
して伝送されるので、データ伝送速度の遅延を防
止できるという効果を有するものである。
組み合せ回路からなる集積回路に埋め込んでも、
通常動作モードで信号はフリツプフロツプを迂回
して伝送されるので、データ伝送速度の遅延を防
止できるという効果を有するものである。
第１図は従来のデイジタル集積回路用の論理ブ
ロツクを示す回路図、第２図は論理ブロツクを集
積回路に組み込んだ例を示すブロツク図、第３図
は本発明による論理ブロツクの基本ユニツトの一
実施例を示す回路図、第４図は本発明による論理
ブロツクの一実施例を示すブロツク図、第５図、
第６図、第７図は第３図の基本ユニツトにおいて
導通される信号経路を示す回路図である。 ３１……フリツプフロツプ、３２……排他的オ
アゲート、３３〜３６……アンドゲート、３７〜
３８……オアゲート、３９……アンドゲート、４
０……インバータ、４２……マツチプレクサ、４
３……排他的オアゲート。
ロツクを示す回路図、第２図は論理ブロツクを集
積回路に組み込んだ例を示すブロツク図、第３図
は本発明による論理ブロツクの基本ユニツトの一
実施例を示す回路図、第４図は本発明による論理
ブロツクの一実施例を示すブロツク図、第５図、
第６図、第７図は第３図の基本ユニツトにおいて
導通される信号経路を示す回路図である。 ３１……フリツプフロツプ、３２……排他的オ
アゲート、３３〜３６……アンドゲート、３７〜
３８……オアゲート、３９……アンドゲート、４
０……インバータ、４２……マツチプレクサ、４
３……排他的オアゲート。
Claims (1)
- １ シフトレジスタ動作に適合するフリツプフロ
ツプと複数の補助ゲートとからなる基本ユニツト
を複数個組み合せて、線形シフトレジスタの機能
を果すブロツクを形成し、該ブロツクに、線形シ
フトレジスタの機能に加えて、排他的オアゲート
及びマルチプレクサによつて得られるフイードバ
ツクを利用することにより並列データ入力を有す
るフイードバツクシフトレジスタとして動作する
機能と、前記排他的オアゲートによつて得られる
出力を直に利用することにより線形帰還シフトレ
ジスタとして動作する機能をもたせた論理ブロツ
クにおいて、前記基本ユニツトに、前記フリツプ
フロツプを迂回する信号路を付加し、非試験動作
時には該迂回信号路を介して信号が伝送されるこ
とを特徴とするデイジタル集積回路用の論理ブロ
ツク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036163A JPS58154038A (ja) | 1982-03-08 | 1982-03-08 | デイジタル集積回路用の論理ブロツク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036163A JPS58154038A (ja) | 1982-03-08 | 1982-03-08 | デイジタル集積回路用の論理ブロツク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58154038A JPS58154038A (ja) | 1983-09-13 |
| JPH0440736B2 true JPH0440736B2 (ja) | 1992-07-06 |
Family
ID=12462092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57036163A Granted JPS58154038A (ja) | 1982-03-08 | 1982-03-08 | デイジタル集積回路用の論理ブロツク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154038A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116046A (ja) * | 1983-11-28 | 1985-06-22 | Toshiba Corp | 論理回路装置 |
| US4667339A (en) * | 1983-12-05 | 1987-05-19 | Texas Instruments Incorporated | Level sensitive latch stage |
| JPS63193237A (ja) * | 1987-02-06 | 1988-08-10 | Toshiba Corp | 半導体集積回路装置 |
| JPH03214809A (ja) * | 1990-01-19 | 1991-09-20 | Nec Corp | リニアフィードバック・シフトレジスタ |
| JPH04220575A (ja) * | 1990-12-20 | 1992-08-11 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| GB9303758D0 (en) * | 1993-02-25 | 1993-04-14 | Texas Instruments Ltd | Improvements in or relating to integrated logic circuits |
-
1982
- 1982-03-08 JP JP57036163A patent/JPS58154038A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58154038A (ja) | 1983-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4635261A (en) | On chip test system for configurable gate arrays | |
| US5281864A (en) | Implementation of the IEEE 1149.1 boundary-scan architecture | |
| US4580137A (en) | LSSD-testable D-type edge-trigger-operable latch with overriding set/reset asynchronous control | |
| US5570375A (en) | IEEE Std. 1149.1 boundary scan circuit capable of built-in self-testing | |
| CA1218424A (en) | Scannable asynchronous/synchronous cmos latch | |
| US4740970A (en) | Integrated circuit arrangement | |
| JP2556017B2 (ja) | 論理集積回路 | |
| US4698830A (en) | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit | |
| US4575674A (en) | Macrocell array having real time diagnostics | |
| US4933575A (en) | Electric circuit interchangeable between sequential and combination circuits | |
| Petlin et al. | Built-in self-testing of micropipelines | |
| US6271700B1 (en) | Semiconductor integrated circuit having scan path | |
| JPS6293672A (ja) | 階層型論理装置 | |
| JPH0440736B2 (ja) | ||
| US5331581A (en) | Artificial random-number pattern generating circuit | |
| US4916388A (en) | Semiconductor integrated circuit device equipped with scan-pass type test circuit | |
| EP0514700B1 (en) | An implementation of the IEEE 1149.1 boundary-scan architecture | |
| JPS59119443A (ja) | 論理回路 | |
| JP2785506B2 (ja) | スキャン用回路 | |
| JP2521991B2 (ja) | スキャンレジスタラッチ | |
| JP2699355B2 (ja) | 集積回路 | |
| JPS6077518A (ja) | 集積回路 | |
| JPH01233379A (ja) | ディジタル集積回路用論理ブロック | |
| JPH07301662A (ja) | ビルトインテスト回路 | |
| JPH06300821A (ja) | コントローラ内蔵のｌｓｉ |