JPS59119443A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS59119443A JPS59119443A JP57226964A JP22696482A JPS59119443A JP S59119443 A JPS59119443 A JP S59119443A JP 57226964 A JP57226964 A JP 57226964A JP 22696482 A JP22696482 A JP 22696482A JP S59119443 A JPS59119443 A JP S59119443A
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- JP
- Japan
- Prior art keywords
- shift register
- circuit
- gate array
- chip
- flip
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はゲートアレイ用テスト容易化回路として最適な
論理回路に関する。
論理回路に関する。
［発明の技術的背狽とその問題点〕
ＬＳＩの短期間開発を実現する手段としてグー１〜アレ
イが普及している。このゲートアレイの出現で手軽にＬ
ＳＩがつくれるようになり、２〜３ケ月の短期間でオリ
ジナルな論理ＬＳＩが作れ、２０００〜３０００個の数
量がまとまると経済的なメリットさえ生まれる。即ち、
多品種少量生産の傾向を強めるランダムＬＳＩの設計に
はこのゲートアレイが最適なものとなっている。
イが普及している。このゲートアレイの出現で手軽にＬ
ＳＩがつくれるようになり、２〜３ケ月の短期間でオリ
ジナルな論理ＬＳＩが作れ、２０００〜３０００個の数
量がまとまると経済的なメリットさえ生まれる。即ち、
多品種少量生産の傾向を強めるランダムＬＳＩの設計に
はこのゲートアレイが最適なものとなっている。
ゲートアレイは２人力ＮＡＮＤの如き均一のセルをアレ
イ上に配置し、メタル配線層を未処置のままとしたマス
ターウェハに対しメタル配線を施Ｊだ（プで所望の論理
ＬＳＩに変身させようとする半製品ＬＳＩ＜セミカスタ
ムＬＳＩ）である。従って基本となるセルの配置はダイ
（ペレット）上固定であるから目的に応じた配線変えや
トランジスタ寸法の変更は行えない。従って基本となる
セルのこのゲートアレイ手法はフルカスタムＬＳＩに比
べればトランジスタ配置と相互結線に関し、若干融通が
きかない。また、ダイ内の配線長もおのずと長くなって
しまう。ゲートアレイは製品化に要する期間も短かく、
且つ、カスタムＬＳＩに比べてコストも格段と低価格と
なるからいきおいバーツナライズされるものの種類が多
い。従って個々のパーソナルパターン毎にテストデータ
を用意しなければならず、その種類も多い。従ってパー
ソナルパターン毎にこのテストデータを設計者が考え出
していたのでは負担も大きく、月つデータとして不完全
である等の危険度が高くなる。
イ上に配置し、メタル配線層を未処置のままとしたマス
ターウェハに対しメタル配線を施Ｊだ（プで所望の論理
ＬＳＩに変身させようとする半製品ＬＳＩ＜セミカスタ
ムＬＳＩ）である。従って基本となるセルの配置はダイ
（ペレット）上固定であるから目的に応じた配線変えや
トランジスタ寸法の変更は行えない。従って基本となる
セルのこのゲートアレイ手法はフルカスタムＬＳＩに比
べればトランジスタ配置と相互結線に関し、若干融通が
きかない。また、ダイ内の配線長もおのずと長くなって
しまう。ゲートアレイは製品化に要する期間も短かく、
且つ、カスタムＬＳＩに比べてコストも格段と低価格と
なるからいきおいバーツナライズされるものの種類が多
い。従って個々のパーソナルパターン毎にテストデータ
を用意しなければならず、その種類も多い。従ってパー
ソナルパターン毎にこのテストデータを設計者が考え出
していたのでは負担も大きく、月つデータとして不完全
である等の危険度が高くなる。
そこでゲートアレイ向きのテスト容易化回路を用意づる
必要がある。ＬＳＩでは外部端子を通じてでないとテス
トパターンを印加しｔｃり内部状態をみることができな
い。そのため回路の大規模化に伴いテスト・がますまず
面倒なものになってきている。そこでテストを容易に行
うため何等かの回路をチップ内に付は加えようとする動
きが目立ってきた。
必要がある。ＬＳＩでは外部端子を通じてでないとテス
トパターンを印加しｔｃり内部状態をみることができな
い。そのため回路の大規模化に伴いテスト・がますまず
面倒なものになってきている。そこでテストを容易に行
うため何等かの回路をチップ内に付は加えようとする動
きが目立ってきた。
しかるに、テスト容易化回路としてはＬＳＳＤ（Ｌ ｅ
ｖｅｌ ５ｅｎｓｉｔｉｖｅ ３ ｃａｎ ［）
ｅｓｉｇｎ ）の名で知られているような、ダイの各
フリップ７０ツブの出ツノをテストモード時に限り次の
７リツプフロツプへシフトレジスタ接続する方法が一般
化されている。
ｖｅｌ ５ｅｎｓｉｔｉｖｅ ３ ｃａｎ ［）
ｅｓｉｇｎ ）の名で知られているような、ダイの各
フリップ７０ツブの出ツノをテストモード時に限り次の
７リツプフロツプへシフトレジスタ接続する方法が一般
化されている。
しかしながら、この方法をゲートアレイに適用するとフ
リップ７０ツブをシフトレジスタに仕立てるための付加
回路とシフトレジスタ間の接続ラインが必要となるから
、そうでなくともカスタムＬＳＩに比べて配線や集積度
で不利なゲートアレイ手法がますます不利になってしま
う。
リップ７０ツブをシフトレジスタに仕立てるための付加
回路とシフトレジスタ間の接続ラインが必要となるから
、そうでなくともカスタムＬＳＩに比べて配線や集積度
で不利なゲートアレイ手法がますます不利になってしま
う。
そこでより簡便で且つゲートアレイに最も適したテスト
容易化回路の出現が望まれていた。
容易化回路の出現が望まれていた。
［発明の目的］
本発明は上記要望に基いてなされたものであり、ゲート
アレイを用いるときそのゲートアレイ内の回路に対し、
はぼ機械的にそのパーソナルパターン向きのテストデー
タを生成可能なテスト容易化回路を与える。また、その
回路を用いるとゲートアレイ内に増加する余分な配線や
付加ゲートが最小限に押さえられ、且つマスターウェハ
のパターンを特別なものとせずに済まぜられるものを考
える。そのゲートアレイが可能となった結果、電子計算
機論理の大半を本ゲートアレイにより実現し、コストの
低減と消費電力低減、更にはコンパクト化をはかった論
理回路を提供することを目的とする。
アレイを用いるときそのゲートアレイ内の回路に対し、
はぼ機械的にそのパーソナルパターン向きのテストデー
タを生成可能なテスト容易化回路を与える。また、その
回路を用いるとゲートアレイ内に増加する余分な配線や
付加ゲートが最小限に押さえられ、且つマスターウェハ
のパターンを特別なものとせずに済まぜられるものを考
える。そのゲートアレイが可能となった結果、電子計算
機論理の大半を本ゲートアレイにより実現し、コストの
低減と消費電力低減、更にはコンパクト化をはかった論
理回路を提供することを目的とする。
［発明の概要］
ゲートアレイ内にはパーツナライス′された回路が存在
する。その回路内にはもちろんフリップフロップも内臓
される。ところで本チップのテストを行うに際しては上
記各フリップ７０ツブに外部より任意の値をレット／リ
セットできることが必要である。また、ある動作を本チ
ップが行った後、各フリップ７０ツブのそのときの値を
外部から読取れるようにしたい。また、本チップのタイ
ミング特性を全機能に渡り評価しようとづればテスタに
大規模なものを用いる必要があり、従って好ましくない
。
する。その回路内にはもちろんフリップフロップも内臓
される。ところで本チップのテストを行うに際しては上
記各フリップ７０ツブに外部より任意の値をレット／リ
セットできることが必要である。また、ある動作を本チ
ップが行った後、各フリップ７０ツブのそのときの値を
外部から読取れるようにしたい。また、本チップのタイ
ミング特性を全機能に渡り評価しようとづればテスタに
大規模なものを用いる必要があり、従って好ましくない
。
そこで本発明は上記要求を全て満すため、ゲートアレイ
内にシフトレジスタを内臓させ、且つリングＯＮ／テス
トデータのＩＮ／テストデータのＯＵＴ／データセット
／データリードの５本のビンを付加することにより、上
記シフトレジスタをゲートアレイが本来持つフリップフ
ロップに対する初期値設定用として、またある動作の後
の結果読みとり用として使用し、更に上記シフトレジス
タをリング状に結線づることによりリングオッシレータ
として機能させ、チップ内のＡＣ特性を評価しようとす
るものである。
内にシフトレジスタを内臓させ、且つリングＯＮ／テス
トデータのＩＮ／テストデータのＯＵＴ／データセット
／データリードの５本のビンを付加することにより、上
記シフトレジスタをゲートアレイが本来持つフリップフ
ロップに対する初期値設定用として、またある動作の後
の結果読みとり用として使用し、更に上記シフトレジス
タをリング状に結線づることによりリングオッシレータ
として機能させ、チップ内のＡＣ特性を評価しようとす
るものである。
このことにより多種作られるゲートアレイのパーソナル
パターンに対して容易にテストデータを作成することが
でき、且つチップの特性も評価できるようになる。従っ
て、テスタビリティ、センシビリテイ共に向上する。
パターンに対して容易にテストデータを作成することが
でき、且つチップの特性も評価できるようになる。従っ
て、テスタビリティ、センシビリテイ共に向上する。
［発明の実施例］
上述しｔｃように本発明では以下に列挙する項目（ａ
−Ｃ）をゲートアレイ用テスト容易化回路として要求し
ている。
−Ｃ）をゲートアレイ用テスト容易化回路として要求し
ている。
ａ、ゲートアレイ回路が本来持つ全てのフリップ７０ツ
ブに対し値をセットできるようにする。
ブに対し値をセットできるようにする。
ｂ、ゲートアレイ回路内の全てのフリップフロップの状
態を読みとれるようにする。
態を読みとれるようにする。
Ｃ０庶価なテスタの利用を仮定し、一般にはファンクシ
ョンテストのみを可とするが、一部ゲートアレイ内に設
けたテスト回路（リング状のシフトレジスタ）を動作さ
せると、そこだけでもＡＣ評価が行え、その値でそのチ
ップ全体の傾向を代表させる。
ョンテストのみを可とするが、一部ゲートアレイ内に設
けたテスト回路（リング状のシフトレジスタ）を動作さ
せると、そこだけでもＡＣ評価が行え、その値でそのチ
ップ全体の傾向を代表させる。
図は本発明実施例を示し、具体的には上記要求を全て満
たすゲートアレイチップの概略内部構造を示づ図である
。
たすゲートアレイチップの概略内部構造を示づ図である
。
図示したゲート／レジスタ類が、ゲートアレイが本来持
つ回路素子（斜線で示すフリップフロップ）に余計に付
加されている。また、このことにより外部端子としてリ
ングＯＮ（Ｒｉｎｇ ＯＮ＞、テストデータ入力（Ｔ
Ｄ ＩＮ＞、テストデータ出力（ＴＤ ＯＵ、Ｔ）
、データセット（Ｄ 、 Ｓｃ＋ｔ）データＲＥＡＤ
（Ｄ Ｒｅａｄ ’）の５本ノヒンヲ必要とする。
つ回路素子（斜線で示すフリップフロップ）に余計に付
加されている。また、このことにより外部端子としてリ
ングＯＮ（Ｒｉｎｇ ＯＮ＞、テストデータ入力（Ｔ
Ｄ ＩＮ＞、テストデータ出力（ＴＤ ＯＵ、Ｔ）
、データセット（Ｄ 、 Ｓｃ＋ｔ）データＲＥＡＤ
（Ｄ Ｒｅａｄ ’）の５本ノヒンヲ必要とする。
図において、１並はシフトレジスタである。シフトレジ
スタ １００は後述する如く、ゲートアレイが本来持つ
フリップフロップ１１〜１４に対する初期値設定用とし
て、またチップが動作後の結果読取り用として使用され
る。更に、テストデータ入力信号ライン（ＴＤ ＩＮ
＞を介してテストデータを得、テストデータ出力ライン
（ＴＤ ０ＵＴ）を介してデータを出ツノする他、ゲ
ート１６を介してリング接続され、該ゲート１６の他方
の入力端子に供給されるリングＯＮ信号（Ｒｉｎｇ Ｏ
Ｎ）によりＡＣ特性評価用としても用いられる。詳細は
後述する。シフトレジスタ ｉｏｏを構成づる各ビット
はチップに内臓されたフリップフロップ１１〜１４の個
々に対応しており、それぞれゲート １０２〜１０９を
介して接続されている。ゲート １０２〜１０９のうち
、奇数＠号の付されであるものはシフトレジスタ入力ゲ
ートとして、偶数番号の付されであるものはシフ］へレ
ジスタ出力ゲートとして作用し、対応するフリップフロ
ップの人出ツノ端子に接続される。
スタ １００は後述する如く、ゲートアレイが本来持つ
フリップフロップ１１〜１４に対する初期値設定用とし
て、またチップが動作後の結果読取り用として使用され
る。更に、テストデータ入力信号ライン（ＴＤ ＩＮ
＞を介してテストデータを得、テストデータ出力ライン
（ＴＤ ０ＵＴ）を介してデータを出ツノする他、ゲ
ート１６を介してリング接続され、該ゲート１６の他方
の入力端子に供給されるリングＯＮ信号（Ｒｉｎｇ Ｏ
Ｎ）によりＡＣ特性評価用としても用いられる。詳細は
後述する。シフトレジスタ ｉｏｏを構成づる各ビット
はチップに内臓されたフリップフロップ１１〜１４の個
々に対応しており、それぞれゲート １０２〜１０９を
介して接続されている。ゲート １０２〜１０９のうち
、奇数＠号の付されであるものはシフトレジスタ入力ゲ
ートとして、偶数番号の付されであるものはシフ］へレ
ジスタ出力ゲートとして作用し、対応するフリップフロ
ップの人出ツノ端子に接続される。
上記ゲート１０２・ １０４・ １０Ｇ・ １０８の一
方の入力端子にはデータセット信号線（Ｄ ＳＥＴ＞
が、またゲート １０３・ １０５・ １０７・ １０
９の一方の入力端子にはデータＲＥ Ａ Ｄ線（ＤＲｅ
ａｄ）が共通に接続されている。
方の入力端子にはデータセット信号線（Ｄ ＳＥＴ＞
が、またゲート １０３・ １０５・ １０７・ １０
９の一方の入力端子にはデータＲＥ Ａ Ｄ線（ＤＲｅ
ａｄ）が共通に接続されている。
１１０はデータセット信号ライン（ＤＳｅｔ）を伝ば／
υする信号を得、各フリップフロップ１１〜１４に対し
、シフトレジスタ １０ｇのデータをラッチすることを
指示するイネーブル信号生成（内部データのラッチを禁
止）のためのドライバである。該ドライバ１１０出力は
ゲート １２１〜１２４の一方の入力端子へ共通に接続
される。ゲート１２１〜１２４は各７リツプフロツプ１
１〜１４に対応して設けられ、対応するフリップフロッ
プのデータ入力ゲートとなるものである。
υする信号を得、各フリップフロップ１１〜１４に対し
、シフトレジスタ １０ｇのデータをラッチすることを
指示するイネーブル信号生成（内部データのラッチを禁
止）のためのドライバである。該ドライバ１１０出力は
ゲート １２１〜１２４の一方の入力端子へ共通に接続
される。ゲート１２１〜１２４は各７リツプフロツプ１
１〜１４に対応して設けられ、対応するフリップフロッ
プのデータ入力ゲートとなるものである。
以下、本発明実施例の動作につき詳細に説明覆る。まず
、内臓されるフリップフロップ１１〜１４に外部より特
定の値（１，０）を設定する方法から述べる。
、内臓されるフリップフロップ１１〜１４に外部より特
定の値（１，０）を設定する方法から述べる。
ＴＤ ＩＮ信号を経由してシフトレジスタ １００ヘ
テストデータを入力する。このときＲｉｎｇ ＯＮ信
号をＯＦＦとしておき、シフトレジスタ １奴がリング
接続されないようにする。シフトレジスタ１奴を構成づ
る各ビットはチップ内゛部のフリップフロップ１１〜１
４のそれぞれに対応していることは上述したとおりであ
る。従ってＤ３ｅｔ信号をＯＮにするとシフトレジスタ
１奴の各ビット内容がチップ内の各フリップフロップ
１１〜１４ヘコピーされる。
テストデータを入力する。このときＲｉｎｇ ＯＮ信
号をＯＦＦとしておき、シフトレジスタ １奴がリング
接続されないようにする。シフトレジスタ１奴を構成づ
る各ビットはチップ内゛部のフリップフロップ１１〜１
４のそれぞれに対応していることは上述したとおりであ
る。従ってＤ３ｅｔ信号をＯＮにするとシフトレジスタ
１奴の各ビット内容がチップ内の各フリップフロップ
１１〜１４ヘコピーされる。
次に７リツプフＵツブ１１〜１４の内容を外部へ読出す
方法について述べる。まず、［） Ｒ６ａｄ信号をＯ
Ｎと覆ると、各フリップフロップ１１〜１４の内容は対
応するシフトレジスタ １００の各ビット位置へコピー
される。そしてＤ Ｒｅａｄ信号をＯＦＦとし、シフ
トレジスタ １００をシフトさせてＴＤＱｕｔ信号より
出力されるデータを読取る。このことにより内部フリッ
プフロップ１１〜１４の値を読取ることができる。
方法について述べる。まず、［） Ｒ６ａｄ信号をＯ
Ｎと覆ると、各フリップフロップ１１〜１４の内容は対
応するシフトレジスタ １００の各ビット位置へコピー
される。そしてＤ Ｒｅａｄ信号をＯＦＦとし、シフ
トレジスタ １００をシフトさせてＴＤＱｕｔ信号より
出力されるデータを読取る。このことにより内部フリッ
プフロップ１１〜１４の値を読取ることができる。
最後にチップのＡＣ特性を評価゛りる方法につき述べる
。まず、シフトレジスタ １並メ所定のパターンを外部
より記憶させておき、Ｒｉｎｇ ＯＮ信号をＯＮとし
たままシフト動作を行う。ここでＴＤ Ｏｕｔ信号の
変化を読取ることによりシフトレジスタ１奴の動作速度
がｎｌれる。そのタイミングの評価でチップ全体のタイ
ミングの程度を推測できる。このことにより、そのチッ
プの製造バラツキを知ることができる。
。まず、シフトレジスタ １並メ所定のパターンを外部
より記憶させておき、Ｒｉｎｇ ＯＮ信号をＯＮとし
たままシフト動作を行う。ここでＴＤ Ｏｕｔ信号の
変化を読取ることによりシフトレジスタ１奴の動作速度
がｎｌれる。そのタイミングの評価でチップ全体のタイ
ミングの程度を推測できる。このことにより、そのチッ
プの製造バラツキを知ることができる。
以上により、フリップフロップのＲＥＡＤ／ＷＲＩ Ｔ
Ｅ、タイミング測定の評価が行える。
Ｅ、タイミング測定の評価が行える。
このようにしてゲートアレイを多種容易に開発できるよ
うになったため、電子計算機の論理の大半をゲートアレ
イ化することが可能となる。このことにより、設計が容
易となりチップの評価が容易となる。また、完成された
電子計ｎ機はゲートアレイの中に多数の論理が収容され
るので、低消費電力、低価格、そしてコンパクトな筐体
が実現でき、且つ信頼性も向上づる。
うになったため、電子計算機の論理の大半をゲートアレ
イ化することが可能となる。このことにより、設計が容
易となりチップの評価が容易となる。また、完成された
電子計ｎ機はゲートアレイの中に多数の論理が収容され
るので、低消費電力、低価格、そしてコンパクトな筐体
が実現でき、且つ信頼性も向上づる。
［発明の効果］
以上説明の如く本発明によれば、各稲作られるゲート・
アレイのパーソナルパターンに対してかなり容易にテス
トデータを作成することができ、且つチップの特性も評
価できるようになる。従ってゲートアレイの生産性と信
頼性が向上する。その結果、電子計算機への全面的なゲ
ートアレイ適用が可能どなる。
アレイのパーソナルパターンに対してかなり容易にテス
トデータを作成することができ、且つチップの特性も評
価できるようになる。従ってゲートアレイの生産性と信
頼性が向上する。その結果、電子計算機への全面的なゲ
ートアレイ適用が可能どなる。
図はゲートアレイチップの概略内部構造を示す本発明実
施例である。 １１〜１４・・・・・・フリップフロップ１００・・・
・・・シフトレジスタ １０１〜１２４・・・・・・グー１〜
施例である。 １１〜１４・・・・・・フリップフロップ１００・・・
・・・シフトレジスタ １０１〜１２４・・・・・・グー１〜
Claims (3)
- （１）リング接続されたシフトレジスタを内部に設け、
該シフトレジスタを構成する各ビットと回路内臓のフリ
ップフロップとを対応させるためのデータＲＥＡＤ／Ｗ
ＲＩＴＥのためのパスと、テスト時、上記シフトレジス
タへテストデータを設定しその値を上記フリップフロッ
プへ書込む手段と、上記回路によるある動作の後、上記
フリップフロップの値を読み出し上記シフトレジスタへ
その値を設定する手段とを具備づることを特徴とづる論
理回路。 - （２）上記論理回路をゲートアレイ用のテスト容易化回
路として適用し、ゲートアレイの評価を行うことを特徴
とする特許請求の範囲第１項記載の論理回路。 - （３）上記論理回路を電子計算機の論理に適用すること
を特徴とする特許請求の範囲第１項記載の論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226964A JPS59119443A (ja) | 1982-12-27 | 1982-12-27 | 論理回路 |
| US06/564,194 US4581740A (en) | 1982-12-27 | 1983-12-22 | Transfer circuit for defect inspection of an integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226964A JPS59119443A (ja) | 1982-12-27 | 1982-12-27 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59119443A true JPS59119443A (ja) | 1984-07-10 |
Family
ID=16853374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226964A Pending JPS59119443A (ja) | 1982-12-27 | 1982-12-27 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4581740A (ja) |
| JP (1) | JPS59119443A (ja) |
Cited By (1)
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| JP2003004807A (ja) * | 2001-06-19 | 2003-01-08 | Matsushita Electric Ind Co Ltd | スキャンテスト回路およびスキャンテスト方法 |
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| GB2187578B (en) * | 1986-03-08 | 1989-11-15 | Int Computers Ltd | Parallel to serial converter |
| JPH06105285B2 (ja) * | 1986-08-22 | 1994-12-21 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH0682146B2 (ja) * | 1986-12-22 | 1994-10-19 | 日本電気株式会社 | スキヤンパス方式の論理集積回路 |
| FR2681969B1 (fr) * | 1991-09-26 | 1993-12-24 | Hewlett Packard Cy | Dispositif d'indication de la presence d'un composant optionnel sur une carte. |
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-
1982
- 1982-12-27 JP JP57226964A patent/JPS59119443A/ja active Pending
-
1983
- 1983-12-22 US US06/564,194 patent/US4581740A/en not_active Expired - Fee Related
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| JPS5548898A (en) * | 1978-10-05 | 1980-04-08 | Mitsubishi Electric Corp | Composite latch circuit |
| JPS57201936A (en) * | 1981-06-05 | 1982-12-10 | Nec Corp | Integrated logical circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003004807A (ja) * | 2001-06-19 | 2003-01-08 | Matsushita Electric Ind Co Ltd | スキャンテスト回路およびスキャンテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4581740A (en) | 1986-04-08 |
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