JPH05121666A - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
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- JPH05121666A JPH05121666A JP3282875A JP28287591A JPH05121666A JP H05121666 A JPH05121666 A JP H05121666A JP 3282875 A JP3282875 A JP 3282875A JP 28287591 A JP28287591 A JP 28287591A JP H05121666 A JPH05121666 A JP H05121666A
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- Japan
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- test
- logic
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- semiconductor integrated
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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-
- G—PHYSICS
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- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 スキャンパステスト法を含む複数のテスト回
路を有する半導体集積論理回路において、テスト制御回
路の制御信号のための外部端子を少なくすることを目的
とする。 【構成】 スキャンパス構成の可能なシフトレジスタ回
路（図１）において、直接論理にかかわらないフリップ
フロップ回路１の出力と、スキャンモードコントロール
信号８が、論理素子９を介して論理がとられており、こ
の論理素子９から出力されるテストコントロール信号に
よって他のテスト制御回路をコントロールすることが可
能になる。
路を有する半導体集積論理回路において、テスト制御回
路の制御信号のための外部端子を少なくすることを目的
とする。 【構成】 スキャンパス構成の可能なシフトレジスタ回
路（図１）において、直接論理にかかわらないフリップ
フロップ回路１の出力と、スキャンモードコントロール
信号８が、論理素子９を介して論理がとられており、こ
の論理素子９から出力されるテストコントロール信号に
よって他のテスト制御回路をコントロールすることが可
能になる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積論理回路に
関し、特に、スキャンパステスト法を用い、特定する内
部論理回路を希望の状態に設定し得る試験機能を備えた
半導体集積論理回路に関する。
関し、特に、スキャンパステスト法を用い、特定する内
部論理回路を希望の状態に設定し得る試験機能を備えた
半導体集積論理回路に関する。
【０００２】
【従来の技術】従来、半導体集積論理回路のテストを行
う場合には、半導体集積論理回路の外部の入力端子より
テストパターンを入力し、出力端子に出てくる信号が正
しいか否かをテストする手法が採られており、また半導
体集積論理回路の大規模化にともない特別な設計法とし
てファイン／ファンアウト数の多い信号をテストポイン
トとして外部に出力させたり、ループ回路を切断するこ
とができる制御回路を挿入し、外部よりコントロール可
能にするなどの手法が用いられ、また近年回路の可制御
性・可観測性の向上のために、図４に示すようなスキャ
ンパステスト法や、テストパターン作成を軽減するため
に図５に示すようなコンパクトテスト法などの手法が用
いられるようになっている。
う場合には、半導体集積論理回路の外部の入力端子より
テストパターンを入力し、出力端子に出てくる信号が正
しいか否かをテストする手法が採られており、また半導
体集積論理回路の大規模化にともない特別な設計法とし
てファイン／ファンアウト数の多い信号をテストポイン
トとして外部に出力させたり、ループ回路を切断するこ
とができる制御回路を挿入し、外部よりコントロール可
能にするなどの手法が用いられ、また近年回路の可制御
性・可観測性の向上のために、図４に示すようなスキャ
ンパステスト法や、テストパターン作成を軽減するため
に図５に示すようなコンパクトテスト法などの手法が用
いられるようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のテスト手法の内、特に半導体集積論理回路の外
部にテスト用端子を必要とするテスト手法は、テスト専
用端子が必要となる。
た従来のテスト手法の内、特に半導体集積論理回路の外
部にテスト用端子を必要とするテスト手法は、テスト専
用端子が必要となる。
【０００４】さらに、コンパクトテスト法やスキャンパ
ステスト法等は、回路の機能や構成に向き不向きがある
が、近年の半導体集積論理回路の大規模化にあたり、内
部に複数のテスト手法・回路を構成することが必須とな
りつつある。このようなテスト手法を用いた場合には、
テスト専用端子のみならず、各テスト手法・回路の選択
やある１つの機能をテストする場合には、他の機能を停
止させるがごとき信号が必要となり、通常動作時に必要
ない外部端子が多くなるという課題があった。
ステスト法等は、回路の機能や構成に向き不向きがある
が、近年の半導体集積論理回路の大規模化にあたり、内
部に複数のテスト手法・回路を構成することが必須とな
りつつある。このようなテスト手法を用いた場合には、
テスト専用端子のみならず、各テスト手法・回路の選択
やある１つの機能をテストする場合には、他の機能を停
止させるがごとき信号が必要となり、通常動作時に必要
ない外部端子が多くなるという課題があった。
【０００５】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
集積論理回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
集積論理回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成する為
に、本発明の半導体集積論理回路は、内部に存在する複
数のフリップフロップ回路を縦続接続し、シフトレジス
タ回路として動作させることが可能なスキャンパステス
ト回路において、直接論理にかかわらない１つ以上のフ
リップフロップ回路がシフトレジスタ回路内に存在し、
該直接論理にかかわらないフリップフロップ回路の出力
信号とスキャンパステスト法における通常動作とシフト
レジスタ動作を切り換えるスキャンモードコントロール
信号が論理素子を介して論理がとられている構成とし、
該論理素子から出力されるテストコントロール信号によ
って他のテスト用制御回路をコントロールすることが可
能になるという特徴を有する。
に、本発明の半導体集積論理回路は、内部に存在する複
数のフリップフロップ回路を縦続接続し、シフトレジス
タ回路として動作させることが可能なスキャンパステス
ト回路において、直接論理にかかわらない１つ以上のフ
リップフロップ回路がシフトレジスタ回路内に存在し、
該直接論理にかかわらないフリップフロップ回路の出力
信号とスキャンパステスト法における通常動作とシフト
レジスタ動作を切り換えるスキャンモードコントロール
信号が論理素子を介して論理がとられている構成とし、
該論理素子から出力されるテストコントロール信号によ
って他のテスト用制御回路をコントロールすることが可
能になるという特徴を有する。
【０００７】
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【０００８】図１は本発明による第１の実施例を示すブ
ロック構成図である。
ロック構成図である。
【０００９】図１を参照するに、図１はスキャンパス構
成の可能なシフトレジスタ回路であり、参照番号１は通
常動作時に直接論理にかかわらないフリップフロップ回
路、２〜３は通常動作時に論理にかかわるフリップフロ
ップ回路、４〜５はスキャンパステスト時には各フリッ
プフロップ回路がシフトレジスタ構成に通常動作時には
それぞれのデータ信号に切り換えることが可能なセレク
タ回路、９は通常動作時に直接論理にかかわらないフリ
ップフロップ回路１の出力信号とスキャンモードコント
ロール信号８の論理をとり、テストコントロール信号１
０を発生させるためのオア回路、６はスキャンイン端
子、７はクロック端子、１１は論理回路、１２はスキャ
ンアウト端子をそれぞれ示す。
成の可能なシフトレジスタ回路であり、参照番号１は通
常動作時に直接論理にかかわらないフリップフロップ回
路、２〜３は通常動作時に論理にかかわるフリップフロ
ップ回路、４〜５はスキャンパステスト時には各フリッ
プフロップ回路がシフトレジスタ構成に通常動作時には
それぞれのデータ信号に切り換えることが可能なセレク
タ回路、９は通常動作時に直接論理にかかわらないフリ
ップフロップ回路１の出力信号とスキャンモードコント
ロール信号８の論理をとり、テストコントロール信号１
０を発生させるためのオア回路、６はスキャンイン端
子、７はクロック端子、１１は論理回路、１２はスキャ
ンアウト端子をそれぞれ示す。
【００１０】また、スキャンモードコントロール信号８
は“ロウ”レベルで通常動作、“ハイ”レベルでフリッ
プフロップ１〜３がシフトレジスタ構成になるものとす
る。
は“ロウ”レベルで通常動作、“ハイ”レベルでフリッ
プフロップ１〜３がシフトレジスタ構成になるものとす
る。
【００１１】かかる構成において、従来公知のスキャン
パステストを行う場合には、クロック端子７よりシフト
レジスタを構成するフリップフロップ回路の数だけクロ
ック信号を入力するとともに、あわせて、スキャンイン
端子６よりそれぞれのフリップフロップ回路に定めるべ
き値を入れ、また、それぞれのフリップフロップ回路の
値を取り出す場合にはクロック端子７よりクロック信号
を入れ、スキャンアウト端子１２より信号を取り出せば
よい。
パステストを行う場合には、クロック端子７よりシフト
レジスタを構成するフリップフロップ回路の数だけクロ
ック信号を入力するとともに、あわせて、スキャンイン
端子６よりそれぞれのフリップフロップ回路に定めるべ
き値を入れ、また、それぞれのフリップフロップ回路の
値を取り出す場合にはクロック端子７よりクロック信号
を入れ、スキャンアウト端子１２より信号を取り出せば
よい。
【００１２】従来公知のスキャンパステストと異なる所
は、各フリップフロップを設定する場合にクロック信号
とスキャンインデータがおのおの１つ増すだけであり、
また、各フリップフロップのデータを読み出す場合には
クロック信号を最大１つ増すだけである。
は、各フリップフロップを設定する場合にクロック信号
とスキャンインデータがおのおの１つ増すだけであり、
また、各フリップフロップのデータを読み出す場合には
クロック信号を最大１つ増すだけである。
【００１３】一方テストコントロール信号１０は、シフ
トレジスタ動作時には必ず“ハイ”レベルであり、通常
動作時にはフリップフロップ回路１の出力の値が出てい
る。したがって、テストコントロール信号１０を他のテ
スト制御回路の制御信号として利用すれば、上述したフ
リップフロップ１に設定する値によって通常動作時に他
のテスト回路を制御することが可能となる。
トレジスタ動作時には必ず“ハイ”レベルであり、通常
動作時にはフリップフロップ回路１の出力の値が出てい
る。したがって、テストコントロール信号１０を他のテ
スト制御回路の制御信号として利用すれば、上述したフ
リップフロップ１に設定する値によって通常動作時に他
のテスト回路を制御することが可能となる。
【００１４】図２に上述した他のテスト回路の一例を示
す。
す。
【００１５】図２は半導体集積論理回路内部にあるＲＯ
Ｍ２０を示し、２７で示すテストコントロール信号によ
ってセレクタ回路２８〜３３がテストモードになり、外
部入力端子２１〜２３と外部出力端子２４〜２６によっ
て直接外部からアクセスすることが可能な構成となって
いる。通常動作時には外部入力端子２１〜２３と外部出
力端子２４〜２６は通常信号の端子として使用できるこ
とは言うまでもない。このような他のテスト回路のテス
トコントロール信号２７と図１で示したテストコントロ
ール信号１０を接続すれば、図１で示したフリップフロ
ップ１にスキャンパス動作によって値を設定することに
よって図２に示したＲＯＭ２０が直接外部よりテスト可
能となる。
Ｍ２０を示し、２７で示すテストコントロール信号によ
ってセレクタ回路２８〜３３がテストモードになり、外
部入力端子２１〜２３と外部出力端子２４〜２６によっ
て直接外部からアクセスすることが可能な構成となって
いる。通常動作時には外部入力端子２１〜２３と外部出
力端子２４〜２６は通常信号の端子として使用できるこ
とは言うまでもない。このような他のテスト回路のテス
トコントロール信号２７と図１で示したテストコントロ
ール信号１０を接続すれば、図１で示したフリップフロ
ップ１にスキャンパス動作によって値を設定することに
よって図２に示したＲＯＭ２０が直接外部よりテスト可
能となる。
【００１６】図３は本発明による第２の実施例を示すブ
ロック構成図である。
ロック構成図である。
【００１７】図３を参照するに、５３と５４は直接論理
にかかわらないフリップフロップを示し、５５は通常論
理にかかわるフリップフロップ回路、５６はシフトレジ
スタ動作と通常動作を切り換えるセレクタ回路をそれぞ
れ示す。かかる構成によれば、他のテスト制御信号は複
数作成することができることがわかる。またスキャンモ
ードコントロールの信号の論理によっては５７、５８の
ＯＲ回路がＡＮＤ、ＮＡＮＤ、ＮＯＲ等の回路でも本発
明を逸脱しないことは言うまでもない。
にかかわらないフリップフロップを示し、５５は通常論
理にかかわるフリップフロップ回路、５６はシフトレジ
スタ動作と通常動作を切り換えるセレクタ回路をそれぞ
れ示す。かかる構成によれば、他のテスト制御信号は複
数作成することができることがわかる。またスキャンモ
ードコントロールの信号の論理によっては５７、５８の
ＯＲ回路がＡＮＤ、ＮＡＮＤ、ＮＯＲ等の回路でも本発
明を逸脱しないことは言うまでもない。
【００１８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、スキャンパステスト法を含む複数のテスト回路を
有する半導体集積論理回路において、スキャンパステス
ト回路の構成を若干変更することによって、他のテスト
制御回路の制御端子を外部に出さずにすみ、またスキャ
ンパステスト法では、スキャンイン・スキャンアウト端
子は他の通常端子と共用可能なことから、外部からのテ
スト専用端子はスキャンモードコントロール端子１本で
すむという効果が得られる。
れば、スキャンパステスト法を含む複数のテスト回路を
有する半導体集積論理回路において、スキャンパステス
ト回路の構成を若干変更することによって、他のテスト
制御回路の制御端子を外部に出さずにすみ、またスキャ
ンパステスト法では、スキャンイン・スキャンアウト端
子は他の通常端子と共用可能なことから、外部からのテ
スト専用端子はスキャンモードコントロール端子１本で
すむという効果が得られる。
【図１】本発明による第１の実施例を示すブロック構成
図である。
図である。
【図２】他のテスト回路を示す図である。
【図３】本発明による第２の実施例を示すブロック構成
図である。
図である。
【図４】従来公知のスキャンパステスト回路のブロック
図である。
図である。
【図５】従来公知のコンパクトテスト法を示すブロック
図である。
図である。
１〜３、５３〜５５、７７〜７９…フリップフロップ回
路 ４〜５、２８〜３３、５６、７３〜７６…セレクタ回路 ６、５０、７１…スキャンイン １２、８１…スキャンアウト ７、５１、７２…クロック ９、５７、５８…ＯＲ回路 １０、２７、５９、６０…テストコントロール信号 １１、６１、８２…論理回路 ３４〜３６…ＲＯＭ入力信号 ４０〜４２…ＲＯＭ出力信号 ２１〜２３…外部入力端子 ２４〜２６…外部出力端子 ３７〜３９…入力信号 ４３〜４５…出力信号 ９０…ランダムパターン発生器 ９１…被試験回路 ９２…圧縮関数 ９３…期待値 ９４…良否判定
路 ４〜５、２８〜３３、５６、７３〜７６…セレクタ回路 ６、５０、７１…スキャンイン １２、８１…スキャンアウト ７、５１、７２…クロック ９、５７、５８…ＯＲ回路 １０、２７、５９、６０…テストコントロール信号 １１、６１、８２…論理回路 ３４〜３６…ＲＯＭ入力信号 ４０〜４２…ＲＯＭ出力信号 ２１〜２３…外部入力端子 ２４〜２６…外部出力端子 ３７〜３９…入力信号 ４３〜４５…出力信号 ９０…ランダムパターン発生器 ９１…被試験回路 ９２…圧縮関数 ９３…期待値 ９４…良否判定
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/22 ３３０ Ｂ 9290−5Ｂ ３６０ Ｐ 9290−5Ｂ Ｈ０１Ｌ 21/66 Ｆ 8406−4Ｍ Ｈ０３Ｋ 19/00 Ｂ 6959−5Ｊ
Claims (1)
- 【請求項１】 内部に存在する複数のフリップフロップ
回路を縦続接続し、シフトレジスタ回路として動作させ
ることが可能なスキャンパステスト回路において、直接
論理にかかわらない１つ以上のフリップフロップ回路が
シフトレジスタ回路内に存在し、該直接論理にかかわら
ないフリップフロップ回路の出力信号とスキャンパステ
スト法における通常動作とシフトレジスタ動作を切り換
えるスキャンモードコントロール信号が論理素子を介し
て論理がとられていることを特徴する半導体集積論理回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282875A JPH05121666A (ja) | 1991-10-29 | 1991-10-29 | 半導体集積論理回路 |
| US07/967,727 US5425034A (en) | 1991-10-29 | 1992-10-28 | Semiconductor integrated logic circuit with internal circuit to be examined by scan path test method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3282875A JPH05121666A (ja) | 1991-10-29 | 1991-10-29 | 半導体集積論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121666A true JPH05121666A (ja) | 1993-05-18 |
Family
ID=17658220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3282875A Pending JPH05121666A (ja) | 1991-10-29 | 1991-10-29 | 半導体集積論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5425034A (ja) |
| JP (1) | JPH05121666A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW222725B (en) * | 1993-07-09 | 1994-04-21 | Philips Electronics Nv | Testing sequential logic circuit upon changing into combinatorial logic circuit |
| JP2778443B2 (ja) * | 1993-12-28 | 1998-07-23 | 日本電気株式会社 | スキャンパステスト回路の最適化方法 |
| JPH1083698A (ja) * | 1996-09-05 | 1998-03-31 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5909453A (en) * | 1997-07-02 | 1999-06-01 | Xilinx, Inc. | Lookahead structure for fast scan testing |
| US5983377A (en) * | 1997-11-17 | 1999-11-09 | Ncr Corporation | System and circuit for ASIC pin fault testing |
| US10436840B2 (en) | 2017-10-26 | 2019-10-08 | Nvidia Corp. | Broadcast scan network |
| CN108414924B (zh) * | 2018-05-14 | 2023-07-07 | 珠海一微半导体股份有限公司 | 一种进入芯片测试模式的电路及其控制方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8626516D0 (en) * | 1986-11-06 | 1986-12-10 | Int Computers Ltd | Testing programmable logic arrays |
| JP2551187B2 (ja) * | 1990-02-08 | 1996-11-06 | 日本電気株式会社 | スキャン動作実行方式 |
| US5278842A (en) * | 1991-02-04 | 1994-01-11 | International Business Machines Corporation | Delay test coverage enhancement for logic circuitry employing level sensitive scan design |
| US5271019A (en) * | 1991-03-15 | 1993-12-14 | Amdahl Corporation | Scannable system with addressable scan reset groups |
-
1991
- 1991-10-29 JP JP3282875A patent/JPH05121666A/ja active Pending
-
1992
- 1992-10-28 US US07/967,727 patent/US5425034A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5425034A (en) | 1995-06-13 |
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