CN108414924B - 一种进入芯片测试模式的电路及其控制方法 - Google Patents

一种进入芯片测试模式的电路及其控制方法 Download PDF

Info

Publication number
CN108414924B
CN108414924B CN201810456967.9A CN201810456967A CN108414924B CN 108414924 B CN108414924 B CN 108414924B CN 201810456967 A CN201810456967 A CN 201810456967A CN 108414924 B CN108414924 B CN 108414924B
Authority
CN
China
Prior art keywords
test mode
chip
signal
reset
input end
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810456967.9A
Other languages
English (en)
Other versions
CN108414924A (zh
Inventor
何再生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Amicro Semiconductor Co Ltd
Original Assignee
Zhuhai Amicro Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Amicro Semiconductor Co Ltd filed Critical Zhuhai Amicro Semiconductor Co Ltd
Priority to CN201810456967.9A priority Critical patent/CN108414924B/zh
Publication of CN108414924A publication Critical patent/CN108414924A/zh
Application granted granted Critical
Publication of CN108414924B publication Critical patent/CN108414924B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31718—Logistic aspects, e.g. binning, selection, sorting of devices under test, tester/handler interaction networks, Test management software, e.g. software for test statistics or test evaluation, yield analysis
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3172—Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318583—Design for test
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明涉及一种进入芯片测试模式的电路及其控制方法，该电路包括一个上电复位逻辑模块和一个计数译码逻辑模块，通过复用现有的芯片引脚，设计了基于独热码计数的所述计数译码逻辑模块来进入并切换各种测试模式，节省了芯片的引脚资源，提高芯片的测试效率，且在驱动时钟跳变的情况下使芯片测试保持在扫描链测试模式下，有利于提高扫描链的测试覆盖率。

Description

一种进入芯片测试模式的电路及其控制方法
技术领域
本发明涉及芯片测试领域，具体涉及一种进入芯片测试模式的电路及其控制方法。
背景技术
在现代的芯片设计中，一个芯片的成功，与芯片的可测性联系十分紧密。同时，芯片测试也是芯片成本的重要组成部分。一个好的芯片测试方法能够极大的节省芯片测试成本，反之，芯片的测试成本很高的话，也会直接将芯片的成本拉高，不利于芯片参与到激烈的市场竞争之中。因此，很多芯片在立项之初就对芯片的测试方面进行了详细的规划。
目前技术中，很多芯片测试电路，需要一个专门的芯片搭配或者让待测试的芯片留出专门的管脚来完成芯片测试模式的设计。这些测试方式操作比较复杂，对于管脚资源有较大的浪费，还影响测试的覆盖率。因此，需要设计一种简洁的芯片测试模式的进入方法和装置，使得芯片测试过程中既不浪费芯片管脚，又有较强的可操作性。
发明内容
一种进入芯片测试模式的电路，属于待测芯片自身的一部分，该芯片包括一个复位输入端、一个测试模式使能输入端、一个测试模式指示信号输出端及一个芯片内部的上电复位信号端所述电路包括：
上电组合逻辑模块，用于接收所述测试模式使能输入端和所述上电复位信号端的信号来启动芯片测试模式，让计数译码逻辑模块开始工作；
计数译码逻辑模块，用于使用所述复位输入端的信号控制进入不同的芯片测试模式，并将待测芯片固定在扫描链测试模式，使用测试模式指示信号输出端的信号确定芯片测试模式的状态，其中所述扫描链测试模式是一种芯片测试模式。
进一步地，所述计数译码逻辑模块包括n+5个级连的触发器和一个或非门组成的移位计数器，一个或门以及第二多路选择器；所述移位计数器的第n+5级触发器的数据输入端与所述第二多路选择器的输出端连接，所述第二多路选择器的第一输入端与所述移位计数器的第n+4级触发器的输出端连接，所述第二多路选择器的第二输入端同时与所述移位计数器的第n+5级触发器的输出端和所述第二多路选择器的选择端连接；
所述移位计数器的大于4的奇数级的触发器的输出端分别与所述或门对应的输入端连接，该或门的输出端与所述测试模式指示信号输出端连接；
其中，n为大于或等于0的偶数。
进一步地，所述上电组合逻辑模块包括第一多路选择器和一个与门；所述移位计数器的使能端与所述与门的输出端连接，该所述与门的第一输入端与所述上电复位信号端连接，其第二输入端与所述第一多路选择器的输出端连接；所述第一多路选择器的第一输入端与所述测试模式使能输入端连接，其第二输入端始终保持高电平信号，其选择端与所述移位计数器的第n+5级触发器的输出端连接。
进一步地，所述移位计数器的第一级触发器的数据输入端连接到一个或非门的输出端，该或非门的n+5个输入端分别与所述移位计数器的n+5个级连的触发器的输出端相连；
所述移位计数器的n+5个级连的触发器的时钟端都与所述复位输入端连接。
进一步地，所述计数译码逻辑模块进入所述扫描链测试模式后，所述移位计数器的第n+5级触发器的输出端信号在所述芯片内部的上电复位信号端为高电平的情况下，保持高电平不变。
一种进入芯片测试模式的控制方法，该控制方法基于前述电路，其特征在于，所述控制方法包括：
当待测芯片内部的所述上电复位信号端上电复位完成，所述上电组合逻辑模块通过所述测试模式使能输入端引入高电平，芯片测试模式使能有效；
所述芯片测试模式使能有效后，所述计数译码模块通过所述复位输入端每接收预设数量的下降沿信号，控制该模块译码出测试模式使能信号，根据译码的芯片测试模式使能信号控制待测芯片进入相应的芯片测试模式。
进一步地，所述芯片测试模式使能有效是由所述上电复位信号端和所述测试模式使能输入端的信号在所述上电组合逻辑模块中通过逻辑与的方式完成的。
进一步地，所述芯片测试模式使能有效后，控制该模块译码出芯片测试模式使能信号前，所述计数译码模块通过所述复位输入端接收4个的下降沿信号。
进一步地，所述预设数量是2。
进一步地，所述控制方法还包括，退出所述芯片测试模式的方法包括，
待测芯片进入当前所述芯片测试模式后，所述计数译码模块通过所述复位输入端接收一个下降沿信号，待测芯片退出当前所述芯片测试模式；
当待测芯片已经进入所述芯片测试模式并正在进行测试，通过输入低电平到所述测试模式使能输入端，待测芯片退出所述芯片测试模式。
进一步地，所述控制方法还包括，在不同的所述芯片测试模式之间切换的控制步骤，
所述计数译码模块通过所述复位输入端接收4个的下降沿信号后，在所述复位输入端输入第一个下降沿信号时，进入当前所述芯片测试模式；输入第二个下降沿信号时，退出当前所述芯片测试模式；输入第三个下降沿信号时，进入下一个所述芯片测试模式；输入第四个下降沿信号时，退出下一个所述芯片测试模式；如此迭代，通过每输入所述预设数量的下降沿信号在不同的所述芯片测试模式之间切换。
进一步地，所述计数译码模块的译码过程包括，
所述计数译码模块通过所述复位输入端接收4个的下降沿信号后，所述计数译码模块先对计数器的计数值编码，然后将编码值进行译码输出作为有效的所述测试模式使能信号。
进一步地，所述计数译码模块内部的计数器对计数值的编码方式为独热编码。
进一步地，进入到扫描链测试模式后，所述上电组合逻辑模块和所述计数译码模块控制待测芯片保持在所述扫描链测试模式下，不受所述复位输入端和所述测试模式使能输入端的信号跳变的影响；
其中，所述扫描链测试模式是一种芯片测试模式。
本发明的电路中包括一个上电复位逻辑模块和一个计数译码逻辑模块，通过复用现有的芯片引脚，节省了芯片的引脚资源，使得测试外围电路简单；通过设计了基于独热码的所述计数译码逻辑模块来进入并切换各种测试模式，使得芯片测试模式进入方式简单可控，可操作性强，不需要专门的芯片搭配，且在驱动时钟跳变的情况下使芯片测试保持在扫描链测试模式下，有利于提高扫描链的测试覆盖率。
附图说明
图1为本发明提供的一种待测芯片的内部模块框图；
图2为本发明提供的一种进入芯片测试模式的电路示意图；
图3为本发明实施例中提供的进入芯片测试模式的控制方法的时序示意图；
图4为本发明提供的一种进入芯片测试模式的控制方法的流程图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步说明：
对于一颗芯片来说，引脚是实现芯片功能的基础，芯片的供电通过引脚连接到外部电源，外挂设备也是通过芯片的引脚连接来实现的。在芯片测试的时候，测试信号也是通过芯片的引脚来输入或输出的。而芯片的引脚一般有一个默认状态，即引脚是默认输入状态，或默认为输出状态，或者是默认为高阻状态(既不是输入状态也不是输出状态)。
对于本发明实施中，不需要增加专门的测试引脚，对于现有引脚进行功能复用。其中，所述复位输入端nRST是芯片中默认状态为输入状态的引脚的复用，该引脚默认上拉有效；所述测试模式使能输入端PTEST是芯片中默认状态为输入状态的引脚的复用，该引脚默认下拉有效；所述测试模式指示信号输出端TESTOUT是芯片中默认为输出状态的引脚的复用，表征测试模式状态。(不同封装下的芯片都会有上述默认为输入或输出的引脚)。本实施例中，所述上电复位信号端PWRON为芯片的一个内部上电复位信号端口。
本发明提供一种进入芯片测试模式的电路，属于待测芯片自身的一部分，该芯片包括一个复位输入端nRST、一个测试模式使能输入端PTEST、一个测试模式指示信号输出端TESTOUT及一个芯片内部的上电复位信号端PWRON，如图1所示，所述电路包括，上电组合逻辑模块，用于接收所述测试模式使能输入端PTEST和所述上电复位信号端PWRON的信号，其中所述上电复位信号端PWRON的信号表征的是待测芯片内部电路上电是否完成，当该端口为高电平时，表明待测芯片上电完成，然后所述测试模式使能输入端PTEST输入高电平信号，芯片测试模式使能有效，启动芯片测试模式，让计数译码逻辑模块开始工作。
其中，计数译码逻辑模块，用于使用所述复位输入端nRST的信号控制进入不同的芯片测试模式，所述复位输入端nRST复用作所述芯片测试模式的计数时钟，通过采用所述复位输入端nRST输入的下降沿信号进行计数，从第5个下降沿信号开始，根据计数值控制进入不同的芯片测试模式，当进入扫描链测试模式时，将待测芯片固定在所述扫描链测试模式，使其不受所述复位输入端nRST的信号影响，同时所述计数译码逻辑模块使用测试模式指示信号输出端TESTOUT的信号确定芯片测试模式的状态。
作为本发明的一种实施方式，本实施方式中的n为大于或等于0的偶数。所述计数译码逻辑模块包括n+5个级连的触发器和一个或非门nor组成的移位计数器，一个或门or以及第二多路选择器se2；所述移位计数器的前n+4个触发器的级联方式为前一个相邻的触发器的输出端直接连接到当前的数据输入端，当前的输出端直接连接到后一个相邻的触发器的数据输入端。所述n+5个触发器的命名依次为U1、U2、U3、U4、…、Un+4、Un+5。
如图2所示，所述移位计数器的第n+5级触发器Un+5的数据输入端与所述第二多路选择器se2的输出端O连接，所述第二多路选择器se2的第一输入端A与所述移位计数器的第n+4级触发器Un+4的输出端Q[n+3]连接，所述第二多路选择器se2的第二输入端B同时与所述移位计数器的第n+5级触发器Un+5的输出端Q[n+4]和所述第二多路选择器se2的选择端S连接；使得待测芯片进入扫描链测试模式时，所述电路通过所述计数译码逻辑模块将所述移位计数器的第n+5级触发器Un+5的输出端Q[n+5]的信号锁存住，在所述复位输入端nRST的信号跳变过程中保持不变。
如图2所示，所述移位计数器的大于4的奇数级的触发器的输出端Q[4]、Q[6]、Q[8]、…、Q[n+2]、Q[n+4]分别与所述或门or对应的输入端连接，该或门or的输出端与所述测试模式指示信号输出端TESTOUT连接。所述测试模式指示信号输出端TESTOUT输出测试模式状态指示信号，由逻辑或的关系可知，当待测芯片没有进入任何芯片测试模式时，所述测试模式指示信号输出端TESTOUT输出低电平信号；当待测芯片进入芯片测试模式时，所述测试模式指示信号输出端TESTOUT输出高电平信号；当从当前一个芯片测试模式切换到下一个芯片测试模式时，所述测试模式指示信号输出端TESTOUT输出的信号先从高电平变成低电平，以退出当前芯片测试模式，然后所述测试模式指示信号输出端TESTOUT输出的信号变成高电平，从而进入下一个芯片测试模式。这样，在芯片测试时，通过观察待测芯片的所述测试模式指示信号知道待测芯片进入芯片测试模式的情况。当待测芯片在进入某一个芯片测试模式并已经进行测试，如果想要退出该芯片测试模式，只需要向所述测试模式使能输入端PTEST输入信号低电平即可完成退出。
作为本发明的一种具体实施方式，如图2所示，所述上电组合逻辑模块包括第一多路选择器se1和一个与门a；所述移位计数器中n+5个触发器的使能端EN与所述与门a的输出端连接，该所述与门a的第一输入端与所述上电复位信号端PWRON连接，其第二输入端与所述第一多路选择器se1的输出端O连接； 所述第一多路选择器se1的第一输入端A与所述测试模式使能输入端PTEST连接，其第二输入端B始终保持高电平信号，其选择端S与所述移位计数器的第n+5级触发器Un+5的输出端连接。所述移位计数器的复位信号由所述上电复位信号端PWRON与所述测试模式使能输入端PTEST被第一多路选择器se1的选择信号的组合逻辑产生，使得待测芯片上电复位完成后，所述测试模式使能输入端PTEST的输入使能处于开启状态，从该端口输入一个由低到高的电平后，芯片测试模式使能有效。而所述移位计数器的第n+5级触发器Un+5的输出端接入所述第一多路选择器se1的选择端S，使得待测芯片进入第n+5级触发器Un+5的输出端对应的所述芯片测试模式（即所述扫描链测试模式）后，在该模式下不受所述测试模式使能输入端PTEST的信号跳变的影响，有利于提高测试的扫描覆盖率，但所述上电复位信号端PWRON从高电平跳变为低电平，则退出所述芯片测试模式。
作为本发明的一种具体实施方式，如图2所示，所述移位计数器根据所述复位输入端nRST每接收的下降沿信号的个数(即高电平向低电平的跳变次数)控制进入相应的测试模式，如个数5表示进入测试模式一；个数6表示退出测试模式一；个数7 表示进入测试模式二；个数8表示退出测试模式二；个数2m+5 表示进入扫描测试模式等等，从而可以很容易地实现依次进出多个芯片测试模式，当需要更多的芯片测试模式时，只需增加所述移位计数器的位宽即可，而不再需要多占用任何额外的引脚，为避免毛刺，该计数器可以为移位计数器。其中m为整数。本发明实施中由最后一级触发器决定进入所述扫描链测试模式，结合进入和退出所述芯片测试模式都接收的下降沿信号，故本实施方式中的n为大于或等于0的偶数。当n等于0时，所述计数译码模块通过所述复位输入端接收4个的下降沿信号之后，直接进入扫描链测试模式。
所述移位计数器的第一级触发器U1的数据输入端连接到一个或非门nor的输出端，该或非门nor的n+5个输入端分别与所述移位计数器的n+5个级连的触发器的输出端相连,分别对应Q[0]、Q[1]、Q[2]、Q[3]、…、Q[n+3]、Q[n+4],总共对应大于4的奇数个测试模式使能信号，待测芯片在上电复位使能后，这些信号被初始化为低电平，通过或非逻辑作用往所述第一级触发器U1的数据输入端存入高电平信号，为了经过为了消除所述复位输入端nRST上输入信号的毛刺，当所述复位输入端nRST上输入的下降沿信号的个数达到5个时，往所述移位计数器的第五级触发器U5的数据输入端移入高电平信号，第五级触发器U5的输出端Q[4]的信号对应测试模式一；当所述复位输入端nRST上输入的下降沿信号的个数达到7个时，往所述移位计数器的第七级触发器U7的数据输入端移入高电平信号，第七级触发器U7的输出端Q[6]的信号对应测试模式二；依此类推。当所述复位输入端nRST上输入的下降沿信号的个数达到2m+5个时，所述移位计数器的第n+4级触发器Un+4通过上述组合逻辑作用后，往所述移位计数器的第n+5级触发器Un+5的数据输入端移入高电平信号，第n+5级触发器Un+5的输出端Q[n+4]的信号对应扫描链测试模式。
所述计数译码逻辑模块进入所述扫描链测试模式后，所述移位计数器的第n+5级触发器的输出端信号在所述芯片内部的上电复位信号端为高电平的情况下，保持高电平不变，并在所述复位输入端nRST上输入的下降沿信号的个数达到2m+6个甚至更大时，不受所述移位计数器的第n+4级触发器移入的低电平信号的影响。
本发明实施还提供一种进入芯片测试模式的控制方法，该控制方法基于前述的一种进入芯片测试模式的电路，如图4所示，所述控制方法包括：
步骤一、当待测芯片内部的所述上电复位信号端PWRON输入的信号由低电平跳向高电平，进行上电复位，当所述上电复位信号端PWRON保持高电平不变，所述上电复位信号端PWRON解除复位状态；所述上电组合逻辑模块通过所述测试模式使能输入端PTEST引入高电平，芯片测试模式使能有效，进入芯片测试模式使能状态；
步骤二、所述芯片测试模式使能有效后，所述计数译码模块通过所述复位输入端nRST每接收预设数量的下降沿信号，控制该模块译码出测试模式使能信号，根据译码的芯片测试模式使能信号控制待测芯片进入相应的芯片测试模式；
具体地，所述芯片测试模式使能有效是由所述上电复位信号端PWRON和所述测试模式使能输入端PTEST的信号在所述上电组合逻辑模块中通过逻辑与的方式完成的。所述移位计数器的复位信号由所述上电复位信号端PWRON与所述测试模式使能输入端PTEST被第一多路选择器se1的选择信号的组合逻辑产生，使得待测芯片上电复位完成后，所述测试模式使能输入端PTEST的输入使能处于开启状态，从该端口输入一个由低到高的电平后，与所述第一多路选择器se1的输出端连接到与门逻辑中，该与门逻辑的输出结果让芯片测试模式使能有效。
具体地，所述芯片测试模式使能有效后，控制该模块译码出芯片测试模式使能信号前，所述计数译码模块通过所述复位输入端接收4个的下降沿信号，以消除所述复位输入端nRST的输入信号的毛刺。当所述复位输入端nRST输入信号后，如图3所示，在T2时刻，即从第5个下降沿开始所述计数译码模块才译码成有效的所述测试模式使能信号，并且T3时刻之后所述复位输入端nRST每间隔一个下降沿信号，才译码成有效的测试模式使能信号，如T4时刻的所述测试模式指示信号输出端TESTOUT的信号波形所示。具体地，所述预设数量的数值为2。
作为本发明的一种实施方式，所述控制方法还包括退出所述芯片测试模式的方法，其中包括，待测芯片进入当前所述芯片测试模式后，所述计数译码模块通过所述复位输入端nRST接收一个下降沿信号，则所述待测芯片退出当前所述芯片测试模式，等到所述复位输入端nRST接收下一个下降沿信号，则所述待测芯片进入下一个所述芯片测试模式；
当待测芯片已经进入所述芯片测试模式并正在进行测试，通过输入低电平到所述测试模式使能输入端PTEST，待测芯片被强制退出所述芯片测试模式。在所述测试模式使能输入端PTEST保持低电平时，清除芯片测试模式的设置，但如果正在进行扫描测试模式则不受其影响。
作为本发明的一种实施方式，所述控制方法还包括，在不同的所述芯片测试模式之间切换的控制步骤，如图3中本发明中进入芯片测试模式的控制方法的时序示意图所示，图中TST_MODE_CNT为所述移位计数器的计数值，TESTMODE1表示所述芯片测试模式一标志信号和TESTMODE2表示所述芯片测试模式二标志信号。其中本发明实施采用的是一个14位的独热编码计数器作为示例进行说明。
待测芯片在T1时刻进入芯片测试模式使能状态，所述计数译码模块通过所述复位输入端接收4个的下降沿信号后，在所述复位输入端输入第五个下降沿信号（即T2时刻）时，所述移位计数器中的‘1’往高比特位移动4位，计数值为14’h10,芯片测试模式一标志信号置高电平；输入第六个下降沿信号（即T3时刻）时，芯片测试模式一标志信号置低电平，退出当前所述芯片测试模式一；输入第七个下降沿信号(即T4时刻)时，所述移位计数器中的‘1’相对于T2时刻往高比特位移动2位，计数值为14’h40,芯片测试模式二标志信号置高电平；进入所述芯片测试模式二；如此迭代，通过每输入所述预设数量的下降沿信号在不同的所述芯片测试模式之间切换。
作为本发明的一种具体实施方式，所述计数译码模块的译码过程包括，所述计数译码模块通过所述复位输入端接收4个的下降沿信号之后，所述复位输入端每输入一个下降沿信号，所述计数译码模块内的计数器往高比特位移动一位，然后采用独热编码的方式把计数值编码，使得所述计数器的比特位中只有一个为高电平，其余都是低电平，然后将所述计数器内的奇数级比特位输入或门做或逻辑运算，将编码值进行译码输出作为有效的所述测试模式使能信号。所以所述复位输入端每输入预设数量的下降沿信号，所述计数器的高电平比特位的信号作为有效的所述测试模式使能信号。
具体地，所述计数译码模块通过所述测试模式使能信号控制所述测试模式指示信号输出端TESTOUT的输出信号指示进入当前的所述芯片测试模式的情况和不同的所述芯片测试模式之间的切换情况。如图3所示，当没有进入任何芯片测试模式时，所述测试模式指示信号输出端TESTOUT的信号是低电平，当进入所述芯片测试模式时，所述测试模式指示信号输出端TESTOUT的信号为高电平；当从前一个所述芯片测试模式一切换到后一个所述芯片测试模式二时，所述测试模式指示信号输出端TESTOUT的信号先从高电平变成低电平（T3时刻），然后再变成高电平（T4时刻）。
作为本发明实施的一种实施方式，待测芯片进入到所述扫描链测试模式后，通过所述上电组合逻辑模块和所述计数译码模块对该测试模式下的所述测试模式使能信号进行保存，进而控制待测芯片保持在所述扫描链测试模式下进行芯片测试，所述复位输入端nRST和所述测试模式使能输入端PTEST的信号跳变情况不影响待测芯片在进行所述扫描链测试模式，所述计数译码模块内的计数器中的相应的所述测试模式使能信号对应的比特位将被相应的组合逻辑锁存在触发器中。后面所述复位输入端nRST上不管输入多少个下降沿信号，待测芯片都一直处于扫描链测试模式，并不受扫描路径中的触发器的输出端的状态翻转的影响，提高测试的覆盖率。
以上实施例仅为充分公开而非限制本发明，凡基于本发明的创作主旨、未经创造性劳动的等效技术特征的替换，应当视为本申请揭露的范围。

Claims (13)

1.一种进入芯片测试模式的电路，属于待测芯片自身的一部分，该芯片包括一个复位输入端、一个测试模式使能输入端、一个测试模式指示信号输出端及一个芯片内部的上电复位信号端，其特征在于，所述电路包括：
上电组合逻辑模块，用于接收所述测试模式使能输入端和所述上电复位信号端的信号来启动芯片测试模式，让计数译码逻辑模块开始工作；
计数译码逻辑模块，用于使用所述复位输入端的信号控制进入不同的芯片测试模式，并将待测芯片固定在扫描链测试模式，使用测试模式指示信号输出端的信号确定芯片测试模式的状态，其中所述扫描链测试模式是一种芯片测试模式；
所述计数译码逻辑模块包括n+5个级连的触发器和一个或非门组成的移位计数器，一个或门以及第二多路选择器；所述移位计数器的第n+5级触发器的数据输入端与所述第二多路选择器的输出端连接，所述第二多路选择器的第一输入端与所述移位计数器的第n+4级触发器的输出端连接，所述第二多路选择器的第二输入端同时与所述移位计数器的第n+5级触发器的输出端和所述第二多路选择器的选择端连接；
所述移位计数器的大于4的奇数级的触发器的输出端分别与所述或门对应的输入端连接，该或门的输出端与所述测试模式指示信号输出端连接；
其中，n为大于或等于0的偶数。
2.根据权利要求1所述电路，其特征在于，所述上电组合逻辑模块包括第一多路选择器和一个与门；所述移位计数器的使能端与所述与门的输出端连接，该所述与门的第一输入端与所述上电复位信号端连接，其第二输入端与所述第一多路选择器的输出端连接；所述第一多路选择器的第一输入端与所述测试模式使能输入端连接，其第二输入端始终保持高电平信号，其选择端与所述移位计数器的第n+5级触发器的输出端连接。
3.根据权利要求1所述电路，其特征在于，所述移位计数器的第一级触发器的数据输入端连接到一个或非门的输出端，该或非门的n+5个输入端分别与所述移位计数器的n+5个级连的触发器的输出端相连；
所述移位计数器的n+5个级连的触发器的时钟端都与所述复位输入端连接。
4.根据权利要求1所述电路，其特征在于，所述计数译码逻辑模块进入所述扫描链测试模式后，所述移位计数器的第n+5级触发器的输出端信号在所述芯片内部的上电复位信号端为高电平的情况下，保持高电平不变。
5.一种进入芯片测试模式的控制方法，该控制方法基于权利要求1所述电路，其特征在于，所述控制方法包括：
当待测芯片内部的所述上电复位信号端上电复位完成，所述上电组合逻辑模块通过所述测试模式使能输入端引入高电平，芯片测试模式使能有效；
所述芯片测试模式使能有效后，所述计数译码模块通过所述复位输入端每接收预设数量的下降沿信号，控制该模块译码出测试模式使能信号，根据译码的芯片测试模式使能信号控制待测芯片进入相应的芯片测试模式。
6.根据权利要求5所述控制方法，其特征在于，所述芯片测试模式使能有效是由所述上电复位信号端和所述测试模式使能输入端的信号在所述上电组合逻辑模块中通过逻辑与的方式完成的。
7.根据权利要求5所述控制方法，其特征在于，所述芯片测试模式使能有效后，控制该模块译码出芯片测试模式使能信号前，所述计数译码模块通过所述复位输入端接收4个的下降沿信号。
8.根据权利要求5所述控制方法，其特征在于，所述预设数量是2。
9.根据权利要求5所述控制方法，其特征在于，所述控制方法还包括，退出所述芯片测试模式的方法包括，
待测芯片进入当前所述芯片测试模式后，所述计数译码模块通过所述复位输入端接收一个下降沿信号，待测芯片退出当前所述芯片测试模式；
当待测芯片已经进入所述芯片测试模式并正在进行测试，通过输入低电平到所述测试模式使能输入端，待测芯片退出所述芯片测试模式。
10.根据权利要求7所述控制方法，其特征在于，所述控制方法还包括在不同的所述芯片测试模式之间切换的控制步骤：
所述计数译码模块通过所述复位输入端接收4个的下降沿信号后，在所述复位输入端输入第一个下降沿信号时，进入当前所述芯片测试模式；输入第二个下降沿信号时，退出当前所述芯片测试模式；输入第三个下降沿信号时，进入下一个所述芯片测试模式；输入第四个下降沿信号时，退出下一个所述芯片测试模式；如此迭代，通过每输入所述预设数量的下降沿信号在不同的所述芯片测试模式之间切换。
11.根据权利要求5所述控制方法，其特征在于，所述计数译码模块的译码过程包括，
所述计数译码模块通过所述复位输入端接收4个的下降沿信号后，所述计数译码模块先对计数器的计数值编码，然后将编码值进行译码输出作为有效的所述测试模式使能信号。
12.根据权利要求11所述控制方法，其特征在于，所述计数译码模块内部的计数器对计数值的编码方式为独热编码。
13.根据权利要求5所述控制方法，其特征在于，进入到扫描链测试模式后，所述上电组合逻辑模块和所述计数译码模块控制待测芯片保持在所述扫描链测试模式下，不受所述复位输入端和所述测试模式使能输入端的信号跳变的影响；
其中，所述扫描链测试模式是一种芯片测试模式。
CN201810456967.9A 2018-05-14 2018-05-14 一种进入芯片测试模式的电路及其控制方法 Active CN108414924B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810456967.9A CN108414924B (zh) 2018-05-14 2018-05-14 一种进入芯片测试模式的电路及其控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810456967.9A CN108414924B (zh) 2018-05-14 2018-05-14 一种进入芯片测试模式的电路及其控制方法

Publications (2)

Publication Number Publication Date
CN108414924A CN108414924A (zh) 2018-08-17
CN108414924B true CN108414924B (zh) 2023-07-07

Family

ID=63139376

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810456967.9A Active CN108414924B (zh) 2018-05-14 2018-05-14 一种进入芯片测试模式的电路及其控制方法

Country Status (1)

Country Link
CN (1) CN108414924B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109406986A (zh) * 2018-10-11 2019-03-01 深圳忆联信息系统有限公司 测试模式复位控制方法、装置、计算机设备和存储介质
CN110601811B (zh) * 2019-09-12 2022-10-21 北京大学软件与微电子学院 一种在dft中使用的安全性的测试模式译码电路
CN111289885B (zh) * 2020-03-06 2022-06-03 湖南国科微电子股份有限公司 一种芯片上电死机的调试系统及方法
CN111175645B (zh) * 2020-03-12 2021-03-16 杭州芯耘光电科技有限公司 一种测试电路及其构成的集成电路和测试设定方法
CN111682867B (zh) * 2020-06-19 2024-04-02 深圳市麦积电子科技有限公司 一种触发电路
CN112986797A (zh) * 2021-02-08 2021-06-18 昂宝电子（上海）有限公司 芯片测试电路及方法
CN113533943B (zh) * 2021-09-16 2021-12-07 深圳市爱普特微电子有限公司 用于芯片的输入参数测试电路及方法
CN114113989B (zh) * 2022-01-26 2022-05-06 成都爱旗科技有限公司 一种dft测试装置、测试系统以及测试方法
CN114814531B (zh) * 2022-03-30 2024-04-30 上海先楫半导体科技有限公司 一种芯片安全测试电路及逻辑芯片
CN115881204B (zh) * 2023-03-08 2023-05-26 苏州萨沙迈半导体有限公司 测试模式复位电路、芯片
CN117110845B (zh) * 2023-10-23 2024-01-05 上海泰矽微电子有限公司 一种测试模式控制电路、方法及芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1654973A (zh) * 2005-03-04 2005-08-17 清华大学 采用加权扫描选通信号的基于扫描的自测试结构及方法
GB201318480D0 (en) * 2013-10-18 2013-12-04 St Microelectronics Res & Dev Testing method, testing apparatus and circuit for use with scan chains
CN104535919A (zh) * 2015-01-20 2015-04-22 山东华芯半导体有限公司 一种正常工作模式下芯片调试方法及调试电路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847603A (en) * 1986-05-01 1989-07-11 Blanchard Clark E Automatic closed loop scaling and drift correcting system and method particularly for aircraft head up displays
JPH0779247B2 (ja) * 1986-12-16 1995-08-23 富士通株式会社 デコ−ド回路
JPH0725627U (ja) * 1991-03-22 1995-05-12 日本電気株式会社 リングカウンタの初期設定回路
JPH05121666A (ja) * 1991-10-29 1993-05-18 Nec Corp 半導体集積論理回路
US6072849A (en) * 1998-08-04 2000-06-06 Vlsi Technology, Inc. Shift counter device
US7062693B2 (en) * 2003-04-17 2006-06-13 Broadcom Corporation Methodology for selectively testing portions of an integrated circuit
US7629828B1 (en) * 2007-04-27 2009-12-08 Zilog, Inc. Glitch-free clock multiplexer that provides an output clock signal based on edge detection
CN101387686B (zh) * 2008-10-22 2011-10-19 炬力集成电路设计有限公司 一种使片上系统进入测试模式的装置及方法
US8448008B2 (en) * 2009-03-27 2013-05-21 Mentor Graphics Corporation High speed clock control
CN101515479B (zh) * 2009-03-30 2014-11-19 北京中星微电子有限公司 一种提高扫描链测试覆盖率的方法和装置
CN103033741B (zh) * 2011-09-30 2015-05-27 重庆重邮信科通信技术有限公司 一种具有扫描链测试功能的芯片及测试方法
US20150039956A1 (en) * 2013-07-30 2015-02-05 Stmicroelectronics Asia Pacific Pte. Ltd. Test mux flip-flop cell for reduced scan shift and functional switching power consumption
CN103593626B (zh) * 2013-11-11 2017-02-01 杭州晟元数据安全技术股份有限公司 一种芯片测试模式和调试模式的保护方法
CN104375078B (zh) * 2014-11-06 2017-04-05 北京时代民芯科技有限公司 一种扫描测试锁存器宏单元及扫描测试方法
US9251906B1 (en) * 2015-05-18 2016-02-02 Freescale Semiconductor, Inc. Data strobe signal generation for flash memory
CN105974299B (zh) * 2016-05-30 2019-08-09 珠海市一微半导体有限公司 芯片测试控制电路及其方法
CN106291337B (zh) * 2016-07-25 2020-01-07 瑞萨集成电路设计(北京)有限公司 一种用于扫描链测试中调整芯片模式的装置及方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1654973A (zh) * 2005-03-04 2005-08-17 清华大学 采用加权扫描选通信号的基于扫描的自测试结构及方法
GB201318480D0 (en) * 2013-10-18 2013-12-04 St Microelectronics Res & Dev Testing method, testing apparatus and circuit for use with scan chains
CN104535919A (zh) * 2015-01-20 2015-04-22 山东华芯半导体有限公司 一种正常工作模式下芯片调试方法及调试电路

Also Published As

Publication number Publication date
CN108414924A (zh) 2018-08-17

Similar Documents

Publication Publication Date Title
CN108414924B (zh) 一种进入芯片测试模式的电路及其控制方法
CN101473238B (zh) 支持扫描测试的逻辑装置和方法
US10338136B2 (en) Integrated circuit with low power scan system
JP5275333B2 (ja) 状態マシンの状態を追跡する複製状態マシンを備える集積回路
US20130198579A1 (en) Jtag bus communication method and apparatus
CN107665033B (zh) 一种具有复位去毛刺功能的数字逻辑电路模块
US7890899B2 (en) Variable clocked scan test improvements
JP2010276479A (ja) 半導体集積回路、及びそのテスト方法
CN106771958B (zh) 具有低功率扫描系统的集成电路
US20040117710A1 (en) Weight compression/decompression system
US5526390A (en) Decoded counter with error check and self-correction
WO2014113787A1 (en) Scan chain in an integrated circuit
US5726995A (en) Method and apparatus for selecting modes of an intergrated circuit
KR100266691B1 (ko) 홀드/리셋 모드 선택 카운터 및 그 실행방법
KR101208950B1 (ko) 반도체 메모리 장치의 테스트 모드 진입 회로
KR100691008B1 (ko) 메모리 장치의 테스트 모드 진입 장치
US20020084823A1 (en) System and method for multiplexing clocking signals
US5944835A (en) Method and programmable device for generating variable width pulses
EP1266381B1 (en) Method and apparatus for an easy identification of a state of a dram generator controller
JP2004242339A (ja) パルス生成回路
KR100512162B1 (ko) 마이크로프로세서의에뮬레이션모드를위한바운더리스캔스탠다드인터페이스회로
US6201422B1 (en) State machine, semiconductor device and electronic equipment
JP2003185706A (ja) テストモード設定回路
KR100206122B1 (ko) 순환 비스트(cbist)회로
JPH0815392A (ja) テストモード設定回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 519000 2706, No. 3000, Huandao East Road, Hengqin new area, Zhuhai, Guangdong

Applicant after: Zhuhai Yiwei Semiconductor Co.,Ltd.

Address before: 519000 room 105-514, No. 6, Baohua Road, Hengqin new area, Zhuhai, Guangdong

Applicant before: AMICRO SEMICONDUCTOR Co.,Ltd.

GR01 Patent grant
GR01 Patent grant