JPH0725627U - リングカウンタの初期設定回路 - Google Patents
リングカウンタの初期設定回路Info
- Publication number
- JPH0725627U JPH0725627U JP1693691U JP1693691U JPH0725627U JP H0725627 U JPH0725627 U JP H0725627U JP 1693691 U JP1693691 U JP 1693691U JP 1693691 U JP1693691 U JP 1693691U JP H0725627 U JPH0725627 U JP H0725627U
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- Japan
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- ring counter
- counter
- ring
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- Pending
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Abstract
(57)【要約】
【構成】入力クロック１０１は、リングカウンタ１及び
バイナリカウンタ２の両カウンタに入力され、両カウン
タは同時に計数動作を開始する。バイナリカウンタ２は
カウント５で最終段出力１０２のカウントアップパルス
をリングカウンタ１のリセット端子に送出する。リング
カウンタ１はバイナリカウンタ２によりカウントアップ
毎に強制的にリセットされる。 【効果】不動作を継続することのないバイナリカウンタ
によって確実にリセットされるので、リングカウンタの
動作を安定化する効果がある。
バイナリカウンタ２の両カウンタに入力され、両カウン
タは同時に計数動作を開始する。バイナリカウンタ２は
カウント５で最終段出力１０２のカウントアップパルス
をリングカウンタ１のリセット端子に送出する。リング
カウンタ１はバイナリカウンタ２によりカウントアップ
毎に強制的にリセットされる。 【効果】不動作を継続することのないバイナリカウンタ
によって確実にリセットされるので、リングカウンタの
動作を安定化する効果がある。
Description
【０００１】
本考案はリングカウンタの初期設定回路に関し、特にリングカウンタを周期的 或いは強制的に初期状態にリセットするリングカウンタの初期設定回路に関する 。
【０００２】
リングカウンタは初期値の設定なしには動作しないなどにより、通常の計数用 にはあまり使用されないが、任意の周期がとれることと、ゲ―トによる計算出力 の組合せにより任意の波形がつくれることから、例えばバッファメモリ用のタイ ミングパルス発生器などに使用される。
【０００３】 従来、この種リングカウンタの初期設定回路は、リングカウンタの異常動作パ タ―ンのある特定状態を論理回路で検出し初期設定をかけていた。即ち、リング ■カウンタは電源の立ち上げ時、或いはノイズの混入などにより、真理値表の動 作パタ―ンがみだれて、ある特定状態となると不動作領域に飛び込み動作しなく なる。この特定状態の検出は、リングカウンタを構成する各シフトレジスタの動 作状態から内部に設けられた論理回路が判断して検出する。特定状態を検出する とリセットパルスがリングカウンタのリセット端子に送られ初期状態にリセット され再起動する。
【０００４】
以上説明したリングカウンタの初期設定回路は、特定状態を各シフトカウンタ の動作状態から判断、検出しているので、瞬間的検出の場合はリセットパルスが ひげ状のグリッジパルスとなり完全なリセットがかからないという問題があった 。
【０００５】
【課題を解決するための手段】 本考案のリングカウンタの初期設定回路は、Ｎ段のシフトレジスタから構成さ れたリングカウンタのリセット端子に、前記リングカウンタの入力クロックを共 通するＮ段のフリップフロップから構成されたバイナリ―カウンタの最終段出力 を接続して構成している。
【０００６】
次に本考案の実施例について図を参照し説明する。図１は本実施例の回路構成 を示すブロック図である。リングカウンタ１はＤ形フリップフロップ３を使用し たシフトレジスタ５段で構成した例を示している。バイナリカウンタ２もＤ形フ リップフロップ３を５段使用した通常の回路構成のものを示してある。バイナリ カウンタ２の最終段出力１０２は、リングカウンタ１の各Ｄ形フリップフロップ ３のリセット端子Ｒに接続されている。
【０００７】 入力クロック１０１は、リングカウンタ１及びバイナリカウンタ２の両カウン タに入力され、両カウンタは同時に計数動作を開始する。バイナリカウンタ２は カウント５で最終段出力１０２のカウントアップパルスをリングカウンタ１のリ セット端子に送出する。リングカウンタ１はこれによりリセットされるが、通常 の動作ではリングカウンタ１自身でも５カウントで初期状態に戻ってはいる。こ のようにリングカウンタ１はバイナリカウンタ２によりカウントアップ毎に強制 的にリセットされるので、若しカウント周期内で特定状態となっても次の周期か らは正常動作に戻れることになる。尚、バイナリカウンタはリングカウンタと異 なり特定状態で不動作を継続することはない。
【０００８】
以上説明したように本考案は、不動作を継続することのないバイナリカウンタ によってカウント周期毎に確実にリセットを行うので、リングカウンタの動作を 安定化する効果がある。
【図１】本実施例の回路構成を示すブロック図である。
１ リングカウンタ ２ バイナリカウンタ ３ Ｄ形フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)考案者 津田 恵一 東京都港区三田一丁目４番28号日本電気ト ランスミッションエンジニアリング株式会 社内
Claims (1)
- 【請求項１】 Ｎ段のシフトレジスタから構成されたリ
ングカウンタのリセット端子に、前記リングカウンタの
入力クロックを共通するＮ段のフリップフロップから構
成されたバイナリ―カウンタの最終段出力を接続したこ
とを特徴とするリングカウンタの初期設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1693691U JPH0725627U (ja) | 1991-03-22 | 1991-03-22 | リングカウンタの初期設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1693691U JPH0725627U (ja) | 1991-03-22 | 1991-03-22 | リングカウンタの初期設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0725627U true JPH0725627U (ja) | 1995-05-12 |
Family
ID=11930012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1693691U Pending JPH0725627U (ja) | 1991-03-22 | 1991-03-22 | リングカウンタの初期設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0725627U (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141569A (ja) * | 2007-12-05 | 2009-06-25 | Sony Corp | クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器 |
| CN108414924A (zh) * | 2018-05-14 | 2018-08-17 | 珠海市微半导体有限公司 | 一种进入芯片测试模式的电路及其控制方法 |
-
1991
- 1991-03-22 JP JP1693691U patent/JPH0725627U/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141569A (ja) * | 2007-12-05 | 2009-06-25 | Sony Corp | クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器 |
| CN108414924A (zh) * | 2018-05-14 | 2018-08-17 | 珠海市微半导体有限公司 | 一种进入芯片测试模式的电路及其控制方法 |
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