JPH04135309A - 単安定マルチバイブレータ回路 - Google Patents
単安定マルチバイブレータ回路Info
- Publication number
- JPH04135309A JPH04135309A JP2257780A JP25778090A JPH04135309A JP H04135309 A JPH04135309 A JP H04135309A JP 2257780 A JP2257780 A JP 2257780A JP 25778090 A JP25778090 A JP 25778090A JP H04135309 A JPH04135309 A JP H04135309A
- Authority
- JP
- Japan
- Prior art keywords
- type flip
- output
- signal
- flop circuit
- clock signal
- Prior art date
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- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 9
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、単安定マルチバイブレータ回路に関する。
従来の単安定マルチバイブレータ回路は、第５図に示す
ように、データ端子りにハイレベルの信号を加え、入力
端子７１からの入力信号３０１の立下りでラッチするＤ
型フリップフロップ回路３１の出力３０３を、クロック
信号３０２の立下りでラッチするＤ型フリップフロップ
回路３２のデータ端子りに加え、Ｄ型フリップフロップ
回路３２の正論理出力を出力端子７４に接続して、出力
信号３０４を出力する。出力信号３０４は、Ｄ型フリッ
プフロップ回路３１のリセット端子Ｒに入力され、Ｄ型
フリップフロップ回路をリセットする。
ように、データ端子りにハイレベルの信号を加え、入力
端子７１からの入力信号３０１の立下りでラッチするＤ
型フリップフロップ回路３１の出力３０３を、クロック
信号３０２の立下りでラッチするＤ型フリップフロップ
回路３２のデータ端子りに加え、Ｄ型フリップフロップ
回路３２の正論理出力を出力端子７４に接続して、出力
信号３０４を出力する。出力信号３０４は、Ｄ型フリッ
プフロップ回路３１のリセット端子Ｒに入力され、Ｄ型
フリップフロップ回路をリセットする。
次に動作について説明する。第６図（ａ）。
（ｂ）、（Ｃ）および（ｄ）のタイミングチャートに示
すように、入力端子７１の入力信号３０１が立下ると、
Ｄ型フリップフロップ回路３１のデ−タ端子りがハイレ
ベルであるため、出力３０３はハイレベルになる。次に
クロック信号３０２が立下ると、Ｄ型フリップフロップ
回路３２のデータ端子りはハイレベルであるため、出力
端子７４はハイレベルになる。出力端子７４がハイレベ
ルになると、Ｄ型フリップフロップ３１をリセットし、
その出力３０３はローレベルになる。次のタロツク信号
３０２の立下りで、Ｄ型フリップフロップ回路３２のデ
ータ端子りはローレベルの状態にあるため、出力端子７
４の出力３０３はローレベルになる。
すように、入力端子７１の入力信号３０１が立下ると、
Ｄ型フリップフロップ回路３１のデ−タ端子りがハイレ
ベルであるため、出力３０３はハイレベルになる。次に
クロック信号３０２が立下ると、Ｄ型フリップフロップ
回路３２のデータ端子りはハイレベルであるため、出力
端子７４はハイレベルになる。出力端子７４がハイレベ
ルになると、Ｄ型フリップフロップ３１をリセットし、
その出力３０３はローレベルになる。次のタロツク信号
３０２の立下りで、Ｄ型フリップフロップ回路３２のデ
ータ端子りはローレベルの状態にあるため、出力端子７
４の出力３０３はローレベルになる。
この従来の単安定アルチバイブレータ回路は、出力端子
７４の出力３０４が立上った直後にＤ型フリップフロッ
プ回路３１をリセットしてしまうため、その出力３０３
のパルス幅が、非常に狭くなる場合があり、Ｄ型フリッ
プフロップ回路３２が誤動作をする恐れがあるという欠
点がある。
７４の出力３０４が立上った直後にＤ型フリップフロッ
プ回路３１をリセットしてしまうため、その出力３０３
のパルス幅が、非常に狭くなる場合があり、Ｄ型フリッ
プフロップ回路３２が誤動作をする恐れがあるという欠
点がある。
本発明の単安定マルチバイブレータは、データ端子にハ
イレベルの信号を入力し、所定の入力信号の立下りでラ
ッチする第１のＤ型フリップフロップ回路と、前記第１
のＤ型フリップフロップ回路の出力をデータ端子に入力
し、所定のクロック信号の立下りでラッチして、正論理
出力を出力信号として出力する第２のＤ型フリップフロ
ップ回路と、を備え、前記クロック信号ならびに前記出
力信号が共にハイレベルとなるタイミングにおいて、前
記第１のＤ型フリップフロップ回路をリセットする機能
を有している。
イレベルの信号を入力し、所定の入力信号の立下りでラ
ッチする第１のＤ型フリップフロップ回路と、前記第１
のＤ型フリップフロップ回路の出力をデータ端子に入力
し、所定のクロック信号の立下りでラッチして、正論理
出力を出力信号として出力する第２のＤ型フリップフロ
ップ回路と、を備え、前記クロック信号ならびに前記出
力信号が共にハイレベルとなるタイミングにおいて、前
記第１のＤ型フリップフロップ回路をリセットする機能
を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図であり、二つの
Ｄ型フリップフロップ回路１１のデータ端子りはハイレ
ベルなので、出力１０３は、ハイレベルになる。次にク
ロック信号１０２が立下ると、Ｄ型フリップフロップ回
路１２のデータ端子りはハイレベルなので、出力端子５
４はハイレベルになる。次にクロック信号１０２が立上
ると、ＡＮＤ回路１３の出力はハイレベルになり、Ｄ型
フリップフロップ回路１１をリセットして′、その出力
１０３はローレベルになる。次にクロック信号１０２の
立下りでＤ型フリップフロップ回路１２のデータ端子り
はローレベルなので、出力端子５４はローレベルになる
。このように、出力端子５４の出力信号はローレベルに
なる。このように、出力端子５４の出力信号１０５がハ
イレベルになりてから、クロック信号１０２の半周期後
にＤ型フリップフロップ回路１１がリセットされるので
、誤動作を起すことはあり得ない。
Ｄ型フリップフロップ回路１１のデータ端子りはハイレ
ベルなので、出力１０３は、ハイレベルになる。次にク
ロック信号１０２が立下ると、Ｄ型フリップフロップ回
路１２のデータ端子りはハイレベルなので、出力端子５
４はハイレベルになる。次にクロック信号１０２が立上
ると、ＡＮＤ回路１３の出力はハイレベルになり、Ｄ型
フリップフロップ回路１１をリセットして′、その出力
１０３はローレベルになる。次にクロック信号１０２の
立下りでＤ型フリップフロップ回路１２のデータ端子り
はローレベルなので、出力端子５４はローレベルになる
。このように、出力端子５４の出力信号はローレベルに
なる。このように、出力端子５４の出力信号１０５がハ
イレベルになりてから、クロック信号１０２の半周期後
にＤ型フリップフロップ回路１１がリセットされるので
、誤動作を起すことはあり得ない。
第３図は本発明の第２の実施例の回路図である。二つの
Ｄ型フリップフロップ回路２１．２２とＮＯＲ回路２３
およびインバータ２４により構成されている。
Ｄ型フリップフロップ回路２１．２２とＮＯＲ回路２３
およびインバータ２４により構成されている。
次に第４図（ａ）、（ｂ）、（ｃ）、（ｄ）。
（ｅ）、（ｆ）および（ｇ）のタイミングチャートを用
いて動作を説明する。入力端子６１の入力信号２０１が
立下ると、Ｄ型フリップフロップ回路２１のデータ端子
りはハイレベルなので、出力２０３はハイレベルになる
。次にクロック信号２０２が立下ると、Ｄ型フリップフ
ロップ回路２２のデータ端子りはハイレベルなので、出
力端子６４はハイレベルになる。次にクロック信号２０
２が立上ると、インバータ２４の出力はローレベルにな
り、ＮＯＲ回路２３の出力はハイレベルになるので、Ｄ
型フリップフロップ回路２１をリセットして、その出力
２０３はローレベルになる。
いて動作を説明する。入力端子６１の入力信号２０１が
立下ると、Ｄ型フリップフロップ回路２１のデータ端子
りはハイレベルなので、出力２０３はハイレベルになる
。次にクロック信号２０２が立下ると、Ｄ型フリップフ
ロップ回路２２のデータ端子りはハイレベルなので、出
力端子６４はハイレベルになる。次にクロック信号２０
２が立上ると、インバータ２４の出力はローレベルにな
り、ＮＯＲ回路２３の出力はハイレベルになるので、Ｄ
型フリップフロップ回路２１をリセットして、その出力
２０３はローレベルになる。
次にクロック信号２０２の立下りでＤ型フリップフロッ
プ回路２２のデータ端子りはローレベルなので、出力端
子６４の出力信号２０７はローレベルになる。このよう
に、出力端子６４がハイレベルになってから、クロック
信号２０２の半周期後にＤ型フリップフロップ回路２１
がリセットされるので、誤動作をすることはあり得ない
。
プ回路２２のデータ端子りはローレベルなので、出力端
子６４の出力信号２０７はローレベルになる。このよう
に、出力端子６４がハイレベルになってから、クロック
信号２０２の半周期後にＤ型フリップフロップ回路２１
がリセットされるので、誤動作をすることはあり得ない
。
以上説明したように、本発明は前段のＤ型フリップフロ
ップ回路のリセット信号をクロック信号の半周期分送ら
せることにより、前段のＤ型フリップフロッ１回路の出
力のパルス幅が狭くなるのを防止し、誤動作を排除する
ことができるという効果がある。
ップ回路のリセット信号をクロック信号の半周期分送ら
せることにより、前段のＤ型フリップフロッ１回路の出
力のパルス幅が狭くなるのを防止し、誤動作を排除する
ことができるという効果がある。
第１図は本発明の第１の実施例の回路図、第２図（ａ）
、（ｂ）、（ｃ）、（ｄ）および（ｅ）は第１−の実施
例の各部における信号波形のタイミングチャー１へを示
す図、第３図は本発明の第２の実施例の回路図、第４図
（ａ）、（ｂ）、（ｃ）（ｄ）、（ｅ）、（ｆ）および
（ｇ）は第２の実施例の各部における信号波形のタイミ
ングチャートを示す図、第５図は従来例の回路図、第６
図（ａ）、（ｂ）、（ｃ）および（ｄ）は従来例の各部
における信号波形のタイミングチャー１へを示す図であ
る。 図において、１１，１２．２１．３］、、３２・・・Ｄ
型フリップフロップ回路、１３・・ＡＮＤ回路、２３・
・・ＮＯＲ回路。
、（ｂ）、（ｃ）、（ｄ）および（ｅ）は第１−の実施
例の各部における信号波形のタイミングチャー１へを示
す図、第３図は本発明の第２の実施例の回路図、第４図
（ａ）、（ｂ）、（ｃ）（ｄ）、（ｅ）、（ｆ）および
（ｇ）は第２の実施例の各部における信号波形のタイミ
ングチャートを示す図、第５図は従来例の回路図、第６
図（ａ）、（ｂ）、（ｃ）および（ｄ）は従来例の各部
における信号波形のタイミングチャー１へを示す図であ
る。 図において、１１，１２．２１．３］、、３２・・・Ｄ
型フリップフロップ回路、１３・・ＡＮＤ回路、２３・
・・ＮＯＲ回路。
Claims (1)
- 【特許請求の範囲】 データ端子にハイレベルの信号を入力し、所定の入力信
号の立下りでラッチする第１のＤ型フリップフロップ回
路と、 前記第１のＤ型フリップフロップ回路の出力をデータ端
子に入力し、所定のクロック信号の立下りでラッチして
、正論理出力を出力信号として出力する第２のＤ型フリ
ップフロップ回路と、を備え、 前記クロック信号ならびに前記出力信号が共にハイレベ
ルとなるタイミングにおいて、前記第１のＤ型フリップ
フロップ回路をリセットすることを特徴とする単安定マ
ルチバイブレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257780A JPH04135309A (ja) | 1990-09-27 | 1990-09-27 | 単安定マルチバイブレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257780A JPH04135309A (ja) | 1990-09-27 | 1990-09-27 | 単安定マルチバイブレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04135309A true JPH04135309A (ja) | 1992-05-08 |
Family
ID=17311000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257780A Pending JPH04135309A (ja) | 1990-09-27 | 1990-09-27 | 単安定マルチバイブレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04135309A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323184B1 (ko) * | 1999-12-28 | 2002-02-04 | 송재인 | 인터럽트발생회로 |
-
1990
- 1990-09-27 JP JP2257780A patent/JPH04135309A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323184B1 (ko) * | 1999-12-28 | 2002-02-04 | 송재인 | 인터럽트발생회로 |
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