KR0141185B1 - 수정발진기에 있어서 3배 발진 방지회로 - Google Patents
수정발진기에 있어서 3배 발진 방지회로Info
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Abstract
수정발진기에 있어서 본 발명에 의한 3배 발진 방지회로에서는 5진 동기 카운터를 이용하여 버스트 게이트 펄스의 게이트폭 이내에 존재하는 발진주파수의 펄스수를 카운트하여 발진주파수의 펄스수가 16개 이하이면 정상발진으로 판단하고, 16개 이상이면 3배 발진으로 판단함으로써 수정발진기의 발진주파수를 정확하게 제어할 수 있는 이점이 있다.
Description
제1도는 수정발진기에 있어서 본 발명에 의한 3배 발진 방지회로의 일실시예에 따른 회로도이다.
제2a∼2e도는 수정발진기가 정상발진한 경우 제1도에 있어서 각 부의 동작타이밍도이다.
제3a∼3e도는 수정발진기가 3배로 발진한 경우 제1도에 있어서 각 부의 동작 타이밍도이다.
본 발명은 수정발진기에 관한 것으로서, 특히 3배 발진을 방지하기 위한 회로에 관한 것이다.
일반적으로 VHS(Video Home System)혹은 VTR(Video Tape Recorder) 등의 자기기록재생장치에서는 색신호처리를 위하여 NTSC 방식인 경우에는 3.58㎒, PAL 방식인 경우에는 4.43㎒의 수정(Crystal) 발진기를 사용하고 있다. 수정의 고유특성 중에는 원래의 발진주파수보다 3배로 발진된 제 3고조파를 발생시키는 특성이 있다.
따라서 이 제 3 고조파에 의해 전반적인 색신호처리가 오동작하게 되는 것을 방지하고, 원래의 발진주파수로 발진하도록 수정의 발진을 보정할 필요가 있다.
종래의 3배 발진 방지회로는 아날로그 블럭에서 구현되고, 아날로그 블럭에서 검파된 신호를 입력하여 수정의 발진주파수를 제어할 수 있도록 간단한 논리회로로 구성되어 있다. 즉, 실질적인 3배 발진 검파는 아날로그 방식으로 행해지고, 별도로 시스템에 적합한 신호를 발생시키는 T플립플롭이나 D플립플롭으로 구성된 논리회로를 필요로 한다.
상술한 바와 같이 수정발진기에 있어서 종래의 3배 발진 방지회로에서는 아날로그회로의 잡음 등으로 인하여 3배 발진을 정확하게 검파하지 못하는 경우에는 논리회로의 오동작은 몰론 전체 색신호처리에 큰 영향을 초래하는 문제점이 있었다.
또한, 3배 발진 검파부분이 아날로그회로로 구성되므로 칩 사이즈가 상대적으로 커지는 문제점이 있었다.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여 수정발진기에 있어서 3배 발진 유무를 정확히 검파하기 위하여 버스트 게이트펄스를 이용하여 디지털방식으로 구현한 3배 발진 방지회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 수정발진기에 있어서 본 발명에 의한 3배 발진 방지 회로는 상기 수정발진기의 출력신호를 동기 클럭으로 사용하고, 버스트 게이트펄스를 리셋신호로 사용하는 5진 동기 카운터, 및 상기 버스트 게이트펄스를 소정시간 지연시킨 신호를 클럭으로 사용하고, 상기 5진 동기 카운터의 출력을 D단자에 인가하고, 그 반전출력을 상기 수정발진기로 공급하여 상기 수정발진기가 정상적인 발진주파수를 출력하도록 하는 D플립플롭을 포함하는 것을 특징으로 한다.
또한, 상기 3배 발진 방지회로는 상기 5진 동기 카운터를 이용하여 상기 버스트 게이트펄스의 게이트폭 이내에 존재하는 발진주파수의 펄스수를 카운트함으로써 상기 수정발진기의 발진주파수가 정상발진인지 3배 발진인지를 판단하는 것을 특징으로 한다
또한, 상기 회로는 상기 버스트 게이트펄스의 게이트폭 이내에 존재하는 발진주파수의 펄스수가 16개 이하이면 정상발진으로 판단하고, 16개 이상이면 3배 발진으로 판단하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.
제1도는 수정발진기에 있어서 본 발명에 의한 3배 발진 방지회로의 일실시예에 따른 회로도이다.
제1도에 도시된 회로도의 구성은, 수정발진기의 출력신호를 동기 클럭으로 사용하고, 버스트 게이트펄스를 리셋신호로 사용하는 5진 동기 카운터(10)와, 버스트 게이트펄스를 소정시간 지연시킨 신호를 클럭으로 사용하고, 5진 동기 카운터(10)의 출력을 D단자에 인가하고, 그 반전출력을 수정발진기로 공급하여 발진주파수를 제어하도록 하는 D플립플롭(DFF6)으로 이루어진다.
여기서, 5진 동기 카운터(10)는 5개의 D플립플롭(DFF1 ∼ DFF5)과, 19개의 낸드게이트(NA1 ∼ NA19)와, 4개의 인버터(INV1 ∼ INV4)로 구성된다.
낸드 게이트(NA1)는 상기 동기 카운터(10)의 출력신호와 제1입력신호 예컨대, 수정발진기의 출력신호를 부정 논리곱하고 그 결과를 상기 동기 카운터(10)의 동기 클럭 즉, 5개의 D 플립플롭(DFF1 ∼ DFF5)의 동기 클럭으로 제공한다.
인버터(INV1)는 제 2 입력신호 예컨대, 버스트 게이트펄스를 반전하여 5개의 D플립플롭(DFF1 ∼ DFF5)의 리셋신호로 제공한다.
제 2A ∼ 2E 도는 수정발진기가 정상발진한 경우 제1도에 있어서 각부의 동작타이밍도로서, 제2A도는 제1입력신호, 제2B도는 제2입력신호, 제2C도는 제 3입력신호, 제2D도는 제 6D 플립플롭(DFF6)의 D 단자에서의 입력신호, 제2E도는 제 6D 플립플롭(DFF6)의단자에서의 출력신호를 각각 나타낸다.
제 3A ∼ 3E도는 수정발진기가 3배로 발진한 경우 제 1도에 있어서 각 부의 동작타이밍도로서, 제3A도는 제 1 입력신호, 제3B도는 제 2입력신호, 제3C도는 제 3 입력신호, 제3D도는 제 6D 플립플롭(DFF6)의 D단자에서의 입력신호, 제3E도는 제 6D 플립플롭(DFF6)의 Q단자에서의 출력신호를 각각 나타낸다.
그러면 본 발명의 동작을 NTSC방식 시스템인 경우를 중심으로 하여 제 1도 내지 제 3A∼3E도를 참조하여 설명하기로 한다.
제 1도에 있어서, 제 1 입력 신호는 수정발진기(도시되지 않음)의 출력으로서 미리 정해진 발진주파수 N을 갖는다. 제 2 입력신호는 색신호처리에서 일반적으로 사용되며, 게이트폭(gate width)이 2.4μsec인 버스트 게이트펄스이고, 제 3입력신호는 제 2입력신호보다 100 ∼ 200 nsec 지연된 버스트 게이트펄스이다. 본 발명의 최종출력은 수정발진기로 피드백되어 수정발진기의 발진주파수를 제어하게 된다.
동기 카운터는 제 1 인버터(INV1)에 의해 반전된 제 2 입력신호에 의해 리셋되기 때문에 동기 카운터는 버스트 게이트펄스가 '로우'논리상태인 구간에서만 동작이 가능하다.
우선 수정발진기가 정상발진한 경우, 제 1 입력신호(제2A도)는 3.58㎒이고, 따라서 제 2 입력신호(제2B도)가 '로우'논리상태인 구간에는 약 8개의 펄스가 존재하게 된다.
따라서 5진 동기 카운터에 있어서 제 4D플립플롭(DFF4)과 제 5D 플립플롭(DFF5)이 동작불능 상태가 되어, 제 5D 플립플롭(DFF5)의 D단자의 입력신호가 제2D도에서와 같이 항상 '하이'논리상태를 유지하게 되기 때문에단자는 제2E도에서와 같이 '로우'논리상태를 유지하게 된다.
그러나 수정발진기가 3배 발진을 하는 경우, 제 2 입력신호(제3B도)가 '로우'논리상태인 구간에는 약 24개의 펄스가 존재하게 된다.
따라서 5진 동기 카운터에 있어서 제 5D 플립플롭(DFF5)의 D단자의 입력신호가 제3D도에서와 같이 16개의 펄스 이후에 '하이'논리상태에서 '로우'논리상태로 변화하게 되며 결국단자가 제3E도에서와 같이 16개의 펄스 이후에 '로우'논리상태에서 '하이'논리상태로 변화하게 된다.
이러한 출력을 바탕으로 하여 아날로그회로로 구성된 수정발진기의 발진주파수를 제어할 수 있다.
상술한 바와 같이 수정발진기에 있어서 본 발명에 의한 3배 발진 방지회로에서는 5개의 D 플리플롭과 복수개의 논리소자로 구성된 5진 동기 카운터를 이용하여 버스트 게이트 펄스의 게이트폭 이내에 존재하는 수정발진기의 발진주파수가 갖는 펄스수를 카운트하여 발진주파수의 펄스수가 16개 이하이면 정상발진으로 판단하고, 16개 이상이면 3배 발진으로 판단함으로써 수정발진기의 발진주파수를 정확하게 제어할 수 있는 이점이 있다.
Claims (4)
- 수정 발진기에 있어서, 상기 수정발진기의 출력신호를 동기 클럭으로 사용하고, 버스트 게이트펄스를 리셋신호로 사용하는 5진 동기 카운터, 및 상기 버스트 게이펄스를 소정시간 지연시킨 신호를 클럭으로 사용하고, 상기 5진 동기 카운터의 출력을 D단자에 인가하고, 그 반전 출력을 상기 수정발진기로 공급하여 상기 수정발진기가 정상적인 발진주파수를 출력하도록 하는 D 플립플롭을 포함하는 것을 특징으로 하는 3배 발진 방지회로.
- 제 1항에 있어서, 상기 5진 동기 카운터는 5개의 D플립플롭, 및 상기 수정발진기의 출력신호와 상기 5진 동기 카운터의 출력을 상기 5개의 D 플립플롭의 클럭단자로 공급하고, 상기 5개의 D 플립플롭의 각 출력신호를 순차적으로 상기 D 플립플롭의 입력신호로 공급하도록 논리처리하는 복수개의 논리소자로 구성되는 것을 특징으로 하는 3배 발진 방지 회로.
- 제 1항에 있어서, 상기 5진 동기 카운터는 상기 5진 동기 카운터의 출력신호와 상기 수정 발진기의 출력신호를 부정 논리곱하여 상기 5진 동기 카운터의 동기 클럭으로 제공하는 낸드 게이트를 더 구비하는 것을 특징으로 하는 3배 발진 방지회로.
- 제 1항에 있어서, 상기 5진 동기 카운터는 상기 버스트 게이트펄스를 반전하여 상기 5진 동기 카운터의 리셋신호로 제공하는 인버터를 더 구비하는 것을 특징으로 하는 3배 발진 방지회로.
Priority Applications (1)
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| KR1019940026857A KR0141185B1 (ko) | 1994-10-20 | 1994-10-20 | 수정발진기에 있어서 3배 발진 방지회로 |
Applications Claiming Priority (1)
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| KR1019940026857A KR0141185B1 (ko) | 1994-10-20 | 1994-10-20 | 수정발진기에 있어서 3배 발진 방지회로 |
Publications (2)
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| KR960016518A KR960016518A (ko) | 1996-05-22 |
| KR0141185B1 true KR0141185B1 (ko) | 1998-06-15 |
Family
ID=19395516
Family Applications (1)
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| KR1019940026857A KR0141185B1 (ko) | 1994-10-20 | 1994-10-20 | 수정발진기에 있어서 3배 발진 방지회로 |
Country Status (1)
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| KR (1) | KR0141185B1 (ko) |
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1994
- 1994-10-20 KR KR1019940026857A patent/KR0141185B1/ko not_active IP Right Cessation
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| KR960016518A (ko) | 1996-05-22 |
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