KR940003771Y1 - 글리치 방지용 동기회로 - Google Patents

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KR940003771Y1
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이상일
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금성일렉트론 주식회사
문정환
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

내용 없음.

Description

글리치 방지용 동기회로
제1도는 종래의 동기 회로도.
제2도는 제1도에서의 클락 콘트롤신호 파형도.
제3도는 이상적인 동기신호 파형도.
제4도는 종래 회로에 따른 동기신호 파형도.
제5도는 본 고안에 따른 동기신호 회로도.
제6도는 본 고안에 따른 동기신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 콘트롤신호 발생기 2 : 인버터
3a1-3an,4,6 : 낸드게이트 5 : 디플립플롭
본 고안은 시스템의 동기신호 발생회로에 관한 것으로, 특히 동기시 발생되는 글리치(Glitch)를 방지할 수 있도록한 글리치 방지용 동기회로에 관한 것이다.
시스템 상에서 종래의 콘트롤신호 동기회로는 제1도와 같이 클럭신호(CLK)를 반전하는 인버터(2)와, 상기 클럭신호(CLK)를 입력받아 콘트롤신호(C1-Cn)을 발생하는 콘트롤신호 발생기(1)와, 상기 인버터(2)의 출력 신호 및 상기 콘트롤 신호(C1-Cn)를 각기 논리곱하는 낸드게이트(3a1-3an)로 구성되어있다.
제2도는 상기 제1도의 회로에서 클럭신호(CLK)에 따라 콘트롤 신호발생기(1)로 부터 출력되는 콘트롤신호(C1-Cn)를 나타낸 것이다.
이 콘트롤신호(C1-Cn)가 클럭신호(CLK)에 동기된 결과를 알아보기 위하여 간단히 낸드게이트(3a1)의 출력신호(CO1)에 대해 설명하면, 클럭신호(CLK)가 저전위 이어서 인버터(2)에서 고전위신호가 출력되고 상기 콘트롤신호(C1)가 고전위인 경우에는 낸드게이트(3a1)의 출력신호(CO1)가 저전위로 출력되고, 그 이외의 경우에는 그 출력신호(CO1)가 고전위로 출력된다.
그런데, 상기와 같은 종래의 콘트롤신호 동기회로에서는 콘트롤신호가 콘트롤신호 발생기라는 로직을 통해서 나오므로 게이트 딜레이에 의해서 제3도의 콘트롤신호(C1)와는 달리 클럭신호에 대해 약간의 딜레이 타임을 갖는다.
즉, 제4도와 같이 영역 A에서 클럭신호(CLK)는 고전위, 콘트롤신호(C1)는 저전위 이므로 낸드게이트(3a1)의 출력신호(CO1)는 고전위이고, 영역 B에서는 클럭신호(CLK)는 저전위, 콘트롤신호(C1)는 저전위이므로 낸드게이트(3a1)의 출력신호(CO1)는 고전위이고, 영역 C에서는 클럭신호(CLK)는 저전위, 콘트롤신호(C1)는 고전위이므로 낸드게이트(3a1)의 출력신호(CO1)는 고전위이며, 영역 D에서는 클럭신호(CLK)는 고전위, 콘트롤신호(C1)는 고전위이므로, 낸드게이트(3a1)의 출력신호(CO1)는 고전위이며, 영역 E에서는 클럭신호(CLK)는 저전위, 콘트롤신호(C1)는 고전위이므로 낸드게이트(3a1)의 출력신호(CO1)는 저전위이고, 영역 F에서는 클럭신호(CLK)는 저전위 콘트롤신호(C1)는 저전위이므로 낸드게이트(3a1)의 출력신호(CO1)는 고전위가 된다.
따라서, 제4도의 영역 E에서과 같이 불필요한 글리치(Glitch)가 발생하게되는 단점이 있었다.
본 고안은 이와같은 종래의 단점을 감안하여, 글리치 발생을 완전히 방지할 수 있게 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제5도는 본 고안의 글리치 방지용 동기 회로도로서, 이에 도시한 바와같이 클럭신호(CLK)가 인버터(2)를 통해 낸드게이트(6)의 입력단자에 인가되고, 콘트롤신호(C1)가 디플립플롭(5)의 클럭단자(CK) 및 상기 낸드게이트(6)의 입력단자에 인가됨과 아울러 상기 클럭신호와 함께 낸드게이트(4)를 통해 그 디플립플롭(5)의 클리어단자(CD)에 인가되며, 그 디플립플롭(5)의 출력단자(Q)를 상기 낸드게이트(6)의 입력단자에 접속하여, 그 낸드게이트(6)에서 출력신호(CO1)가 출력되게 구성한 것으로, 이와같이 구성된 본 고안의 작용효과를 제6도의 파형도를 참조하여 설명하면 다음과 같다.
먼저, 영역 A에서 클럭신호(CLK)가 고전위이므로 인버터(2)에서 저전위가 출력되어 낸드게이트(6)의 출력신호(CO1)는 고전위로 되고, 영역 B에서 콘트롤신호(C1)가 저전위이므로 낸드게이트(6)의 출력신호(CO1)는 계속 고전위로 되고, 이후 영역 C에서 콘트롤신호(C1)가 고전위로 되므로 디플립플롭(5)이 클럭동작되어 그의 출력단자(Q)에 고전위가 출력되고, 이때 클럭신호(CLK)가 저전위여서 인버터(2)에서 고전위가 출력되므로 낸드게이트(6)의 출력신호(CO1)는 저전위로 되고, 영역 D에서 클럭신호(CLK)가 고전위이어서 인버터(2)에서 저전위가 출력되므로 낸드게이트(6)의 출력신호(CO1)는 고전위가 된다.
그리고, 이때 고전위의 클럭신호(CLK) 및 고전위의 콘트롤신호(C1)에 의해 디플립플롭(5)이 클리어되어 그의 출력단자(Q)에 저전위가 출력된다.
영역 E에서 클럭신호(CLK)가 저전위이어서 인버터(2)에서 고전위가 출력되고, 콘트롤신호(C1)가 고전위이지만, 이때 디플립플롭(5)의 출력단자(Q)에 저전위가 출력되고 있으므로 낸드게이트(6)의 출력신호(CO1)는 계속 고전위로 되고, 영역 F에서 콘트롤 신호(C1)가 저전위이므로 낸드게이트(6)의 출력신호(CO1)는 계속 고전위로 된다.
따라서, 제6도와 같이 글리치가 없는 원하는 동기신호를 얻을 수 있다.
이상에서와 같이 본 고안은 종래의 시스템 동기 회로에서 문제가 되었던 글리치 발생문제를 디플립플롭, 인버터 및 낸드게이트로 구성된 로직을 이용하여 완전히 해결하여 시스템의 오동작을 방지할 수 있는 효과가 있다.

Claims (1)

  1. 클럭신호(CLK)를 반전하는 인버터(2)와, 상기 클럭신호(CLK) 및 콘트롤신호(C1)를 낸드조합하는 낸드게이트(4)와, 상기 콘트롤신호(C1)를 클럭신호로 인가받고 상기 낸드게이트(4)의 출력신호를 클리어 신호로 인가받는 디플립플롭(5)과, 상기 인버터(2)의 출력신호, 상기 디플립플롭(5)의 출력단자(Q) 신호 및 상기 콘트롤신호(C1)를 낸드 조합하여 출력신호(CO1)로 출력하는 낸드게이트(6)로 구성하여된 것을 특징으로 하는 글리치 방지용 동기회로.
KR2019900014148U 1990-09-13 1990-09-13 글리치 방지용 동기회로 KR940003771Y1 (ko)

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