KR940002238B1

KR940002238B1 - 동기신호 분리회로

Info

Publication number: KR940002238B1
Application number: KR1019910013488A
Authority: KR
Inventors: 홍순양; 이준성
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1991-08-03
Filing date: 1991-08-03
Publication date: 1994-03-19
Also published as: KR930005443A

Abstract

내용 없음.

Description

동기신호 분리회로

제1도는 종래의 동기신호 분리회로의 회로도.

제2도는 본 발명의 동기신호 분리회로의 회로도.

제3도는 제2도 요부의 각부 신호파형도.

제4도는 제2도의 각부 신호파형도.

본 발명은 영상신호처리시 기준신호로 이용되는 동기신호의 분리회로에 관한 것으로 특히 수평동기신호, 수직동기신호 및 등화펄스가 혼합된 혼합동기신호로부터 수평동기신호를 분리시키는 동기신호 분리회로에 관한 것이다.

종래의 디지탈(Digital)로 구성된 동기신호 분리회로는 제1도에 도시한 바와 같이 혼합동기신호(CS)를 입력으로 하여 리셋트신호(R1, R2)에 의해 제어되어 수평동기신호(HS)를 출력하는 D플립플롭(FF1, FF2)으로 이루어진 동기신호분리단(1)과, 클럭신호(VCO)를 입력으로하여 상기 리셋트신호(R1, R2)를 발생시켜주는 인버터(I1∼I8), 낸드게이트(N1∼N8) 및 T 플립플릅(FF3∼FF10)으로 이루어진 카운터부(2)를 연결한 구성으로 이루어져 있다.

상기와 같은 구성으로 이루어진 동기신호 분리회로의 동작을 살펴보면, 동기신호분리단(1)과 카운터부(2)의 모든 플립플롭(FF1∼FF10)이 리셋트되어 있다고 가정할때 혼합동기신호(CS)가 인가되면 D플립플롭(FF1, FF2)의 출력(T1, T2)은 하이레벨이 된다.

상기 D플립플롭(FF1) 출력(T1, F1) 신호에 의해 카운터부(2)는 T플립플롭(FF3)에 인가된 클럭신호(VCO)의 카운터 동작 즉 분주동작을 시작하게 된다. 이 분주동작에 의해 클럭신호(VCO)가 분주되어 T플립플롭(FF7)의 출력(F7)이 로우레벨이 되면 D플립플롭(FF2)의 리셋트단자(R2)로 하이레벨이 들어온다. 이에 의해 D플립플롭(FF2)이 리셋트되고 그의 출력(F2)이 로우레벨에서 하이레벨상태로 변화하게 된다.

계속해서 카운터부(2)가 분주되어 T형 플립플롭(FF8∼FF10)의 출력(T8∼T10)이 하이레벨이 되면 이신호가 D플립플롭(FF1)의 리셋트단자(R1)로 인가되어 D플립플롭(FF1)은 리셋트되고 카운터부(2)는 동작을 중지하게 된다.

이와 같은 동작의 반복에 의해 D플립플롭(FF2)으로부터 수평동기신호(HS)가 출력된다.

그런데, 상기 회로에서 D플립플롭(FF1, FF2)의 리셋트신호(R1, R2)는 동기신호분리단(1)으로부터 카운터부(2)로 들어가서 다시 동기신호분리단(1)으로 임력되는 피이드백 리셋트 신호이므로 신호레벨이 미약하게 발생될 경우가 생긴다.

이 경우 수평동기신호(HS)가 발생하지 않거나 펄스주기가 다른 수평동기신호를 출력하는 오동작을 하게된다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 랫치(latch) 회로부와 4진 카운터부를 구성하여 동기신호분리단의 리셋트 신호를 일정한 펄스폭으로 정확하게 동작시키기 위한 랫치를 이용한 동기신호 분리회로를 제공하기 위한 것이다.

이하, 첨부된 도면을 참조로하여 본 발명을 상세히 설명하면 다음과 같다.

제 2도는 본 발명의 회로도로서, D플립플롭으로 이루어진 동기신호분리단(1')과 인버터(IN1∼IN6), 낸드게이트(ND1∼ND8) 및 T플립플롭(FF3', FF6'∼FF12')으로 이루어진 카운터부(2')가 상호연결된 동기신호 분리회로에 있어서, 클럭펄스(VCO)를 입력으로 하여 카운터하는 클럭카운터부(VCO counter ; 3)와 상기 카운터부(2')의 출력신호를 입력으로 하여 지연펄스를 발생시키는 랫치부(4)가 포함되어 구성된다.

상기 클럭 카운터부(3)는 플립플롭(FF4', FF5')으로 이루어지고 상기 랫치부(4)는 낸드게이트(ND9, ND10)로 구성된다.

이와 같이 구성된 본 발명의 동작 및 작용효과를 살펴보면 다음과 같다.

동기신호분리단(1')의 D플립플롭(FF1')의 클럭입력단자(CK1)로 제4도에 도시한 혼합동기신호(CS)가 인가되면, D플립플롭(FF1')의 단자(D1)로 항상 하이레벨인 신호(S)가 공급되어지도록 고정되어 있어서, D플립플롭(FF1')의 출력(T1, F1)이 각각 하이레벨 및 로우레벨로 되며, D플립플롭(FF2')의 클럭 입력단자(CK2)로는 D플립플롭(FF1')의 출력(F1)이 입력되고 단자(D2)로는 상기 항상 하이레벨인 신호(S)가 인가되도록 고정되어 있어서 D플립플롭(FF2')의 출력(T2, F2)도 각각 하이레벨 및 로우레벨로 된다. D플립플롭(FF1')의 출력(T1, F1)이 각각 하이레벨 및 로우레벨로 되면, 이 하이레벨 출력(T1)이 카운터부(2')에 있는 낸드게이트(ND1)의 일 입력으로 인가되므로 낸드게이트(ND1)는 인에이블(enable) 상태가 되고 로우레벨출력(F1)은 T플립플롭(FF3', FF6'∼FF12')의 리셋트단자(RS3, RS6∼RS12)로 인가되므로 T플립플롭(FF3', FF6'∼FF12')은 리셋트상태가 풀려 입력되는 클럭의 카운터 동작 즉 분주동작을 시작하게 된다. 이때, 카운터부(2')에 있는 T플립플롭(FF3')의 입력단자(CK3)로 클럭 신호(VCO)가 인가된다.

이 클럭신호(VCO)는 NTSC 방식 VTR용 색신호처리시스템에서는 5.04㎒(; 320FH, 1FH=15.75㎒)로 32분주가 되면, T플립플롭(FF9')의 출력(T9)이 하이레벨이 된다. 그러면, 이 신호(T9)가 동기신호분리단(1')의 리셋트단자(RS2)로 인가되어 리셋트단자(RS2)가 리셋트되어 플립플롭(FF2')의 출력(F2)이 로우레벨에서 하이레벨로 된다. 한편, 상기 카운터부(2')가 분주를 계속하여 T플립플롭(FF10'∼FF12')의 출력(T10∼T12) 각각이 모두 하이레벨로 되면, 낸드게이트(ND8)의 출력이 로우레벨이 된다. 이 출력과 클럭신호(VCO)를 4진 카운터한 플립플롭(FF5')의 출력(F5)이 랫치(Latch)부(4)의 낸드게이트(ND9, ND10)를 통해 낸드게이트(ND9)의 출력신호를 만들어내어 하이레벨상태가 0.2μsec를 유지하게 해준다.

이 하이레벨출력(ND9)에 의해 D플립플롭(FF1') 이 리셋트되고, 플립플롭(FF1')의 로우레벨출력(T1)과 하이레벨출력(F1)에 의해 낸드게이트(ND1)가 디스에이블(disable)되며, T플립플롭(FF3', FF6'∼FF12')이 리셋트되어 카운터부(2')가 동작을 중지하게 된다.

혼합동기신호(CS)의 클럭이 반복해서 인가되면, 상기한 동작이 반복되므로 D플립플롭(FF2')으로부터 제4도에 도시한 수평동기신호가 출력된다. 즉, 제3도에 도시한 혼합동기신호에서 등화펄스와 수직동기신호가 제거되어 수평동기신호만이 출력된다.

이상과 같은 랫치를 이용한 동기신호 분리회로는 일반 VTR의 색신호처리시스템에 있어서 일부분인 디지탈로 구성한 고집적화시킨 제품들에 널리 사용되어지게 된다.

따라서, 디지탈소자만으로 구성되어 집적화할 수 있는 장점이 있고 영상신호처리시스템의 전체구성을 축소시켜 실현할 수 있는 장점이 있을 뿐만아니라, 디지탈회로에서 오동작할 수 있는 부분의 기능을 개선하여 신뢰성이 높은 제품으로써 널리 사용되어질 수 있다.

Claims

D플럽플롭(FF1', FF2')으로 이루어진 동기신호분리단(1')과 인버터(IN1∼IN6), 낸드게이트(ND1∼ND8) 및 T플립플롭(FF3', FF6'∼FF12')으로 이루어진 카운터부(2贄1)가 상호연결된 동기신호 분리회로에 있어서, 입력된 클럭펄스신호(VCO)를 카운터하는 클럭카운터부(3)와 상기 카운터부(2')의 출력신호를 입력으로 하여 지연펄스를 발생시키는 랫치부(4)가 포함되어 구성됨을 특징으로 하는 동기신호 분리회로.
제1항에 있어서, 상기 클럭카운터부(3)는 플립플롭(FF4', FF5')으로 이루어지고, 상기 랫치부(4)는 낸드게이트(ND9, ND10)로 이루어짐을 특징으로 하는 동기신호 분리회로.