JP2959420B2 - 位相比較回路 - Google Patents
位相比較回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は主としてＰＬＬ回路を必
要とする装置、例えばステレオやテレビ等の音響機器、
周波数シンセサイザ、および通信機器等、多分野の機器
で使用される２つのディジタル信号間の位相差を検出す
る位相比較回路に関する。
要とする装置、例えばステレオやテレビ等の音響機器、
周波数シンセサイザ、および通信機器等、多分野の機器
で使用される２つのディジタル信号間の位相差を検出す
る位相比較回路に関する。
【０００２】
【従来の技術】図５は従来の位相比較回路の回路図であ
り、図６は図５の回路の各部分の動作を示すタイムチャ
ートである。
り、図６は図５の回路の各部分の動作を示すタイムチャ
ートである。
【０００３】図５において、第１の入力端子２１はアン
ド回路２６の一方の入力とノット回路２４の入力とに接
続されている。ノット回路２４の出力は遅延回路２５を
経てアンド回路２６のもう一方の入力に接続されてい
る。アンド回路２６の出力はＤフリップフロップ２７の
Ｓ入力（セット入力）に接続され、Ｄフリップフロップ
２７のＴ入力には第２の入力端子２２が接続されてい
る。またＤフリップフロップ２７のＤ入力は接地され、
Ｄフリップフロップ２７のＱ出力は出力端子２３に接続
されている。
ド回路２６の一方の入力とノット回路２４の入力とに接
続されている。ノット回路２４の出力は遅延回路２５を
経てアンド回路２６のもう一方の入力に接続されてい
る。アンド回路２６の出力はＤフリップフロップ２７の
Ｓ入力（セット入力）に接続され、Ｄフリップフロップ
２７のＴ入力には第２の入力端子２２が接続されてい
る。またＤフリップフロップ２７のＤ入力は接地され、
Ｄフリップフロップ２７のＱ出力は出力端子２３に接続
されている。
【０００４】このような構成において、第１の入力端子
２１に入力される第１の入力信号Ｓ２１はノット回路２
４によって反転され、遅延回路２５によって信号Ｓ２３
に示すような遅延信号になった後、アンド回路２６に入
力される。このときアンド回路２６が出力する信号Ｓ２
４は図６に示すように第１の入力信号Ｓ２１の立上がり
に同期して発生する細いパルス状の信号になり、このパ
ルス状の信号Ｓ２４がＤフリップフロップ２７のＳ入力
に入力されることで、Ｄフリップフロップ２７のＱ出力
の信号Ｓ２５が、入力信号Ｓ２１の立上がりに同期して
ハイレベル（以下論理「１」と称す）となる。その後入
力端子２２に入力される第２の入力信号Ｓ２２が立上が
るとＤフリップフロップ２７は接地されたＤ入力の信号
をラッチし、Ｑ出力の信号Ｓ２５はロウレベル（以下論
理「０」と称す）となる。すなわち、出力端子２３には
第１の入力信号Ｓ２１の立上がりから第２の入力信号Ｓ
２２の立上がりまで論理「１」になる位相差の信号が出
力される。このことにより位相比較が行なわれている。
２１に入力される第１の入力信号Ｓ２１はノット回路２
４によって反転され、遅延回路２５によって信号Ｓ２３
に示すような遅延信号になった後、アンド回路２６に入
力される。このときアンド回路２６が出力する信号Ｓ２
４は図６に示すように第１の入力信号Ｓ２１の立上がり
に同期して発生する細いパルス状の信号になり、このパ
ルス状の信号Ｓ２４がＤフリップフロップ２７のＳ入力
に入力されることで、Ｄフリップフロップ２７のＱ出力
の信号Ｓ２５が、入力信号Ｓ２１の立上がりに同期して
ハイレベル（以下論理「１」と称す）となる。その後入
力端子２２に入力される第２の入力信号Ｓ２２が立上が
るとＤフリップフロップ２７は接地されたＤ入力の信号
をラッチし、Ｑ出力の信号Ｓ２５はロウレベル（以下論
理「０」と称す）となる。すなわち、出力端子２３には
第１の入力信号Ｓ２１の立上がりから第２の入力信号Ｓ
２２の立上がりまで論理「１」になる位相差の信号が出
力される。このことにより位相比較が行なわれている。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の位相比較回路では、アンド回路の出力の信号
は、第１の入力信号の立上がりに同期した細いパルスに
なるが、そのパルス幅Ｗは主として遅延回路の遅延量で
決定される。このパルス幅Ｗが狭いほど比較可能な範囲
が広くなるが、Ｄフリップフロップを確実にセットでき
るだけの時間幅を有することが要求されるので無限に狭
くすることはできず、特に高い周波数の位相比較動作ほ
ど、比較可能な範囲が狭くなる問題があった。
うな従来の位相比較回路では、アンド回路の出力の信号
は、第１の入力信号の立上がりに同期した細いパルスに
なるが、そのパルス幅Ｗは主として遅延回路の遅延量で
決定される。このパルス幅Ｗが狭いほど比較可能な範囲
が広くなるが、Ｄフリップフロップを確実にセットでき
るだけの時間幅を有することが要求されるので無限に狭
くすることはできず、特に高い周波数の位相比較動作ほ
ど、比較可能な範囲が狭くなる問題があった。
【０００６】また、この細いパルスの論理「１」の期間
内に第２の入力信号が立上がった場合、Ｄフリップフロ
ップは第２の入力信号の立上がりで論理「０」を出力す
ることができず、結果として位相比較回路の出力信号は
論理「１」で固定となってしまい、適切な位相比較結果
を出力できなくなって（図６参照）動作不能となる問題
があった。
内に第２の入力信号が立上がった場合、Ｄフリップフロ
ップは第２の入力信号の立上がりで論理「０」を出力す
ることができず、結果として位相比較回路の出力信号は
論理「１」で固定となってしまい、適切な位相比較結果
を出力できなくなって（図６参照）動作不能となる問題
があった。
【０００７】さらに、遅延回路は単なる遅延線や抵抗と
コンデンサによる積分回路などで構成されているが、こ
れらはアナログ素子であってディジタルＬＳＩに組み込
むことが難しい。また、ゲート回路を何段か連続して接
続することで遅延回路を構成する手段もあるが、ＬＳＩ
内部のゲートの遅延時間は短く、かつバラツキが大きい
ため、適切な遅延時間を得ることができない。したがっ
て、従来の位相比較回路はディジタルＬＳＩに組み込む
ことが困難であるという問題を有していた。
コンデンサによる積分回路などで構成されているが、こ
れらはアナログ素子であってディジタルＬＳＩに組み込
むことが難しい。また、ゲート回路を何段か連続して接
続することで遅延回路を構成する手段もあるが、ＬＳＩ
内部のゲートの遅延時間は短く、かつバラツキが大きい
ため、適切な遅延時間を得ることができない。したがっ
て、従来の位相比較回路はディジタルＬＳＩに組み込む
ことが困難であるという問題を有していた。
【０００８】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、ディジ
タルＬＳＩに組み込むことが容易で、位相比較可能な範
囲が広く、高い周波数まで動作可能な位相比較回路を得
ることを目的としている。
る問題点を解決するためになされたものであり、ディジ
タルＬＳＩに組み込むことが容易で、位相比較可能な範
囲が広く、高い周波数まで動作可能な位相比較回路を得
ることを目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明の位相比較回路は、第１の入力信号に対する第２
の入力信号の遅れ位相差を出力する位相比較回路におい
て、前記第１の入力信号の立上り毎に出力を反転させる
分周回路と、前記分周回路の非反転出力信号でセットさ
れ、かつロウレベルに設定された入力データを前記第２
の入力信号の立上りで出力する第１のラッチ回路と、前
記分周回路の反転出力信号でセットされ、かつロウレベ
ルに設定された入力データを前記第２の入力信号の立上
りで出力する第２のラッチ回路と、前記第１のラッチ回
路の出力と前記第２のラッチ回路の出力との論理積を出
力する論理積回路とを有することを特徴とする。
本発明の位相比較回路は、第１の入力信号に対する第２
の入力信号の遅れ位相差を出力する位相比較回路におい
て、前記第１の入力信号の立上り毎に出力を反転させる
分周回路と、前記分周回路の非反転出力信号でセットさ
れ、かつロウレベルに設定された入力データを前記第２
の入力信号の立上りで出力する第１のラッチ回路と、前
記分周回路の反転出力信号でセットされ、かつロウレベ
ルに設定された入力データを前記第２の入力信号の立上
りで出力する第２のラッチ回路と、前記第１のラッチ回
路の出力と前記第２のラッチ回路の出力との論理積を出
力する論理積回路とを有することを特徴とする。
【００１０】また、第１の入力信号に対する第２の入力
信号の遅れ位相差を出力する位相比較回路において、前
記第１の入力信号の立上り毎に出力を反転させる分周回
路と、前記分周回路の非反転出力信号でリセットされ、
かつハイレベルに設定された入力データを前記第２の入
力信号の立上りで出力する第１のラッチ回路と、前記分
周回路の反転出力信号でリセットされ、かつハイレベル
に設定された入力データを前記第２の入力信号の立上り
で出力する第２のラッチ回路と、前記第１のラッチ回路
の出力と前記第２のラッチ回路の出力との論理積を出力
する論理積回路とを有することを特徴とする。
信号の遅れ位相差を出力する位相比較回路において、前
記第１の入力信号の立上り毎に出力を反転させる分周回
路と、前記分周回路の非反転出力信号でリセットされ、
かつハイレベルに設定された入力データを前記第２の入
力信号の立上りで出力する第１のラッチ回路と、前記分
周回路の反転出力信号でリセットされ、かつハイレベル
に設定された入力データを前記第２の入力信号の立上り
で出力する第２のラッチ回路と、前記第１のラッチ回路
の出力と前記第２のラッチ回路の出力との論理積を出力
する論理積回路とを有することを特徴とする。
【００１１】なお、このとき分周回路、第１のラッチ回
路、および第２のラッチ回路はフリップフロップによっ
て構成されていてもよい。
路、および第２のラッチ回路はフリップフロップによっ
て構成されていてもよい。
【００１２】
【作用】上記のように構成された位相比較回路は、分周
回路によって第１の入力信号の立上り毎に出力信号を反
転させることで、第１の入力信号の１周期毎に反転する
パルスが生成される。そしてその非反転出力と反転出力
とによって、第１のラッチ回路と第２のラッチ回路とを
交互にセットまたはリセットする。このときセットまた
はリセットされた第１のラッチ回路または第２のラッチ
回路のいずれか一方は、第１の入力信号の立上りに同期
した信号が出力される。またセットまたはリセットが解
除された他方のラッチ回路は、第２の入力信号の立上り
に同期した信号が出力される。これら第１のラッチ回路
の出力信号と第２のラッチ回路の出力信号との論理積を
とることで、第１の入力信号の立上りから第２の入力信
号の立ち上がりまでの位相差に対応したパルスが得ら
れ、このことにより安定した位相比較動作が行われる。
回路によって第１の入力信号の立上り毎に出力信号を反
転させることで、第１の入力信号の１周期毎に反転する
パルスが生成される。そしてその非反転出力と反転出力
とによって、第１のラッチ回路と第２のラッチ回路とを
交互にセットまたはリセットする。このときセットまた
はリセットされた第１のラッチ回路または第２のラッチ
回路のいずれか一方は、第１の入力信号の立上りに同期
した信号が出力される。またセットまたはリセットが解
除された他方のラッチ回路は、第２の入力信号の立上り
に同期した信号が出力される。これら第１のラッチ回路
の出力信号と第２のラッチ回路の出力信号との論理積を
とることで、第１の入力信号の立上りから第２の入力信
号の立ち上がりまでの位相差に対応したパルスが得ら
れ、このことにより安定した位相比較動作が行われる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】（第１実施例）図１は本発明の位相比較回
路の第１実施例の回路図である。図２は図１の回路の各
部分の動作を示すタイムチャートである。
路の第１実施例の回路図である。図２は図１の回路の各
部分の動作を示すタイムチャートである。
【００１５】図１において、第１の入力信号Ｓ１が入力
される第１の入力端子１はフリップフロップからなる分
周回路４のＴ入力に接続されている。分周回路４のＱ出
力はフリップフロップからなる第１のラッチ回路５のＳ
入力（セット入力）に接続され、分周回路４のＱ出力の
反転出力であるＱINV 出力は分周回路４のＤ入力と、フ
リップフロップからなる第２のラッチ回路６のＳ入力と
に接続されている。また、第２の入力信号Ｓ２が入力さ
れる第２の入力端子２は、第１のラッチ回路５のＴ入力
と、第２のラッチ回路６のＴ入力とにそれぞれ接続され
ている。第１のラッチ回路５のＱ出力と、第２のラッチ
回路６のＱ出力とは、それぞれ論理積回路７の入力と接
続され、論理積回路７の出力は出力端子３と接続されて
いる。
される第１の入力端子１はフリップフロップからなる分
周回路４のＴ入力に接続されている。分周回路４のＱ出
力はフリップフロップからなる第１のラッチ回路５のＳ
入力（セット入力）に接続され、分周回路４のＱ出力の
反転出力であるＱINV 出力は分周回路４のＤ入力と、フ
リップフロップからなる第２のラッチ回路６のＳ入力と
に接続されている。また、第２の入力信号Ｓ２が入力さ
れる第２の入力端子２は、第１のラッチ回路５のＴ入力
と、第２のラッチ回路６のＴ入力とにそれぞれ接続され
ている。第１のラッチ回路５のＱ出力と、第２のラッチ
回路６のＱ出力とは、それぞれ論理積回路７の入力と接
続され、論理積回路７の出力は出力端子３と接続されて
いる。
【００１６】このような構成において、第１の入力端子
１に入力された第１の入力信号Ｓ１は分周回路４によっ
て１／２分周され、第１の入力信号Ｓ１の１周期毎に反
転する信号となる。これら分周回路４のＱ出力の信号Ｓ
３およびＱ出力の反転出力であるＱINV 出力の信号Ｓ４
により第１のラッチ回路５と第２のラッチ回路６とが交
互にセットされる。
１に入力された第１の入力信号Ｓ１は分周回路４によっ
て１／２分周され、第１の入力信号Ｓ１の１周期毎に反
転する信号となる。これら分周回路４のＱ出力の信号Ｓ
３およびＱ出力の反転出力であるＱINV 出力の信号Ｓ４
により第１のラッチ回路５と第２のラッチ回路６とが交
互にセットされる。
【００１７】ここで、例えばセットが解除されている第
１のラッチ回路５のＱ出力である信号Ｓ５は、第２の入
力信号Ｓ２の次の立上がり時間まで以前の論理を維持し
て論理「１」を出力している。この間、第２のラッチ回
路６のＱ出力である信号Ｓ６はセットされた状態で論理
「１」に固定されている。このとき第１のラッチ回路５
のＱ出力と第２のラッチ回路６のＱ出力との論理積をと
る論理積回路７の出力の信号Ｓ７は、第１の入力信号Ｓ
１の立上りに同期して論理「１」を出力している。その
後、第２の入力信号Ｓ２が立ち上がると、第１のラッチ
回路５のＱ出力の信号Ｓ５は論理「０」を出力する。こ
のとき論理積回路７の出力の信号Ｓ７は、第２の入力信
号Ｓ２の立上がりに同期して論理「０」を出力する。
１のラッチ回路５のＱ出力である信号Ｓ５は、第２の入
力信号Ｓ２の次の立上がり時間まで以前の論理を維持し
て論理「１」を出力している。この間、第２のラッチ回
路６のＱ出力である信号Ｓ６はセットされた状態で論理
「１」に固定されている。このとき第１のラッチ回路５
のＱ出力と第２のラッチ回路６のＱ出力との論理積をと
る論理積回路７の出力の信号Ｓ７は、第１の入力信号Ｓ
１の立上りに同期して論理「１」を出力している。その
後、第２の入力信号Ｓ２が立ち上がると、第１のラッチ
回路５のＱ出力の信号Ｓ５は論理「０」を出力する。こ
のとき論理積回路７の出力の信号Ｓ７は、第２の入力信
号Ｓ２の立上がりに同期して論理「０」を出力する。
【００１８】次に、第１の入力信号Ｓ１の立上がりで分
周回路４の出力がそれぞれ反転すると、論理「０」を出
力していた第１のラッチ回路５はセットされてＱ出力が
論理「１」となる。また第２のラッチ回路６はセットが
解除されるが、第２の入力信号Ｓ２が立上がるまで以前
の論理を維持して論理「１」を出力している。このとき
論理積回路７の出力の信号Ｓ７は第１の入力信号Ｓ１の
立上りに同期して論理「１」を出力する。そして第２の
入力信号Ｓ２が立ち上がると第２のラッチ回路６のＱ出
力の信号Ｓ６が論理「０」を出力するため、論理積回路
７の出力の信号Ｓ７は第２の入力信号Ｓ２の立上がりに
同期して論理「０」を出力する。
周回路４の出力がそれぞれ反転すると、論理「０」を出
力していた第１のラッチ回路５はセットされてＱ出力が
論理「１」となる。また第２のラッチ回路６はセットが
解除されるが、第２の入力信号Ｓ２が立上がるまで以前
の論理を維持して論理「１」を出力している。このとき
論理積回路７の出力の信号Ｓ７は第１の入力信号Ｓ１の
立上りに同期して論理「１」を出力する。そして第２の
入力信号Ｓ２が立ち上がると第２のラッチ回路６のＱ出
力の信号Ｓ６が論理「０」を出力するため、論理積回路
７の出力の信号Ｓ７は第２の入力信号Ｓ２の立上がりに
同期して論理「０」を出力する。
【００１９】以後、上述した動作を繰り返すので、第１
の入力信号Ｓ１の立上がりで論理「１」を出力し、第２
の入力信号Ｓ２の立上がりで論理「０」を出力する出力
信号Ｓ７が得られる。このことにより、２つの入力信号
の位相差に応じたパルスが出力されるため、従来例と同
様に位相比較を行なうことができる。
の入力信号Ｓ１の立上がりで論理「１」を出力し、第２
の入力信号Ｓ２の立上がりで論理「０」を出力する出力
信号Ｓ７が得られる。このことにより、２つの入力信号
の位相差に応じたパルスが出力されるため、従来例と同
様に位相比較を行なうことができる。
【００２０】なお、第１のラッチ回路５の反転出力であ
るＱINV 出力と、第２のラッチ回路６の反転出力である
ＱINV 出力との論理積をとる場合、論理積回路７を否定
入力にしてもよく、論理積回路７を否定出力論理和（Ｎ
ＯＲ）に置き換えても同様に動作する。
るＱINV 出力と、第２のラッチ回路６の反転出力である
ＱINV 出力との論理積をとる場合、論理積回路７を否定
入力にしてもよく、論理積回路７を否定出力論理和（Ｎ
ＯＲ）に置き換えても同様に動作する。
【００２１】（第２実施例）図３は本発明の位相比較回
路の第２実施例の回路図である。図４は図３の回路の各
部分の動作を示すタイムチャートである。
路の第２実施例の回路図である。図４は図３の回路の各
部分の動作を示すタイムチャートである。
【００２２】本実施例では、分周回路１４のＱ出力を第
１のラッチ回路１５のＲ入力（リセット入力）に、また
分周回路１４の反転出力であるＱINV 出力を第２のラッ
チ回路１６のＲ入力にそれぞれ接続している。そして第
１のラッチ回路１５のＤ入力と第２のラッチ回路１６の
Ｄ入力とはそれぞれ論理「１」となるように電圧Ｖｃｃ
が印加され、第１のラッチ回路１５の反転出力であるＱ
INV 出力と第２のラッチ回路１６の反転出力であるＱ
INV 出力とをそれぞれ論理積回路１７の入力に接続して
いる。その他の構成は第１実施例と同様であるのでその
説明は省略する。
１のラッチ回路１５のＲ入力（リセット入力）に、また
分周回路１４の反転出力であるＱINV 出力を第２のラッ
チ回路１６のＲ入力にそれぞれ接続している。そして第
１のラッチ回路１５のＤ入力と第２のラッチ回路１６の
Ｄ入力とはそれぞれ論理「１」となるように電圧Ｖｃｃ
が印加され、第１のラッチ回路１５の反転出力であるＱ
INV 出力と第２のラッチ回路１６の反転出力であるＱ
INV 出力とをそれぞれ論理積回路１７の入力に接続して
いる。その他の構成は第１実施例と同様であるのでその
説明は省略する。
【００２３】このような構成においても、図４のタイム
チャートに示すように、第１の入力端子１１に入力され
る第１の入力信号Ｓ１１と第２の入力端子１２に入力さ
れる第２の入力信号Ｓ１２との位相差に応じたパルスを
出力端子１３から出力信号Ｓ１７として得ることがで
き、第１実施例と同様に位相比較を行うことができる。
チャートに示すように、第１の入力端子１１に入力され
る第１の入力信号Ｓ１１と第２の入力端子１２に入力さ
れる第２の入力信号Ｓ１２との位相差に応じたパルスを
出力端子１３から出力信号Ｓ１７として得ることがで
き、第１実施例と同様に位相比較を行うことができる。
【００２４】なお、第１のラッチ回路１５のＱ出力と第
２のラッチ回路１６のＱ出力との論理積をとる場合、論
理積回路７を否定入力にしてもよく、論理積回路７を否
定出力論理和（ＮＯＲ）に置き換えても同様に動作す
る。
２のラッチ回路１６のＱ出力との論理積をとる場合、論
理積回路７を否定入力にしてもよく、論理積回路７を否
定出力論理和（ＮＯＲ）に置き換えても同様に動作す
る。
【００２５】本発明は以上説明したように論理回路のみ
で構成されているので、ディジタルＬＳＩに組み込むこ
とが容易である。また、従来例のような第１の入力端子
に入力される入力信号の立上りに同期して生成される細
いパルスを使用しないため、広い位相比較範囲を得るこ
とができ、より高い周波数の信号の位相比較が行なえ
る。
で構成されているので、ディジタルＬＳＩに組み込むこ
とが容易である。また、従来例のような第１の入力端子
に入力される入力信号の立上りに同期して生成される細
いパルスを使用しないため、広い位相比較範囲を得るこ
とができ、より高い周波数の信号の位相比較が行なえ
る。
【００２６】なお、上記各実施例では、Ｄフリップフロ
ップを用いた回路例で説明しているが、Ｄフリップフロ
ップに限らず例えばＪ−Ｋフリップフロップを用いても
よく、また、分周回路、第１のラッチ回路および第２の
ラッチ回路はフリップフロップで構成しているが、フリ
ップフロップである必要はなく、分周回路はカウンター
ＩＣなどで、また第１のラッチ回路および第２のラッチ
回路はラッチＩＣなどで構成してもよく、要旨を逸脱し
ない範囲で変形して実施可能なことはもちろんである。
ップを用いた回路例で説明しているが、Ｄフリップフロ
ップに限らず例えばＪ−Ｋフリップフロップを用いても
よく、また、分周回路、第１のラッチ回路および第２の
ラッチ回路はフリップフロップで構成しているが、フリ
ップフロップである必要はなく、分周回路はカウンター
ＩＣなどで、また第１のラッチ回路および第２のラッチ
回路はラッチＩＣなどで構成してもよく、要旨を逸脱し
ない範囲で変形して実施可能なことはもちろんである。
【００２７】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載する効果を奏する。
ているので、以下に記載する効果を奏する。
【００２８】分周回路の非反転出力と反転出力とで、第
１のラッチ回路と第２のラッチ回路とをそれぞれ交互に
セットまたはリセットすることで、セットまたはリセッ
トされた第１のラッチ回路あるいは第２のラッチ回路い
ずれか一方には、第１の入力信号の立上りに同期して立
上がる信号が出力され、セットあるいはリセットが解除
されたもう一方は、第２の入力信号の立上りに同期して
立上がる信号が出力される。そしてそれらの信号の論理
積をとることで第１の入力信号と第２の入力信号との位
相差に応じたパルスが得られるため、安定した位相比較
動作が実現できる。また論理回路のみで位相比較回路を
構成することができるため、ディジタルＬＳＩに組み込
むことが容易である。さらに第１の入力信号の立上りに
同期させて生成する細いパルスが不要なため、広い位相
比較範囲を得ることができ、より高い周波数信号の位相
比較が可能になる。
１のラッチ回路と第２のラッチ回路とをそれぞれ交互に
セットまたはリセットすることで、セットまたはリセッ
トされた第１のラッチ回路あるいは第２のラッチ回路い
ずれか一方には、第１の入力信号の立上りに同期して立
上がる信号が出力され、セットあるいはリセットが解除
されたもう一方は、第２の入力信号の立上りに同期して
立上がる信号が出力される。そしてそれらの信号の論理
積をとることで第１の入力信号と第２の入力信号との位
相差に応じたパルスが得られるため、安定した位相比較
動作が実現できる。また論理回路のみで位相比較回路を
構成することができるため、ディジタルＬＳＩに組み込
むことが容易である。さらに第１の入力信号の立上りに
同期させて生成する細いパルスが不要なため、広い位相
比較範囲を得ることができ、より高い周波数信号の位相
比較が可能になる。
【図１】本発明の位相比較回路の第１実施例の回路図で
ある。
ある。
【図２】図１の回路の各部分の動作を示すタイムチャー
トである。
トである。
【図３】本発明の位相比較回路の第２実施例の回路図で
ある。
ある。
【図４】図３の回路の各部分の動作を示すタイムチャー
トである。
トである。
【図５】従来の位相比較回路の回路図である。
【図６】図５の回路の各部分の動作を示すタイムチャー
トである。
トである。
１、１１ 第１の入力端子 ２、１２ 第２の入力端子 ３、１３ 出力端子 ４、１４ 分周回路 ５、１５ 第１のラッチ回路 ６、１６ 第２のラッチ回路 ７、１７ 論理積回路
Claims (3)
- 【請求項１】 第１の入力信号に対する第２の入力信号
の遅れ位相差を出力する位相比較回路において、 前記第１の入力信号の立上り毎に出力を反転させる分周
回路と、 前記分周回路の非反転出力信号でセットされ、かつロウ
レベルに設定された入力データを前記第２の入力信号の
立上りで出力する第１のラッチ回路と、 前記分周回路の反転出力信号でセットされ、かつロウレ
ベルに設定された入力データを前記第２の入力信号の立
上りで出力する第２のラッチ回路と、 前記第１のラッチ回路の出力と前記第２のラッチ回路の
出力との論理積を出力する論理積回路とを有することを
特徴とする位相比較回路。 - 【請求項２】 第１の入力信号に対する第２の入力信号
の遅れ位相差を出力する位相比較回路において、 前記第１の入力信号の立上り毎に出力を反転させる分周
回路と、 前記分周回路の非反転出力信号でリセットされ、かつハ
イレベルに設定された入力データを前記第２の入力信号
の立上りで出力する第１のラッチ回路と、 前記分周回路の反転出力信号でリセットされ、かつハイ
レベルに設定された入力データを前記第２の入力信号の
立上りで出力する第２のラッチ回路と、 前記第１のラッチ回路の出力と前記第２のラッチ回路の
出力との論理積を出力する論理積回路とを有することを
特徴とする位相比較回路。 - 【請求項３】 請求項１または２に記載の位相比較回路
において、 分周回路、第１のラッチ回路、および第２のラッチ回路
は、フリップフロップによって構成されていることを特
徴する位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298111A JP2959420B2 (ja) | 1994-12-01 | 1994-12-01 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298111A JP2959420B2 (ja) | 1994-12-01 | 1994-12-01 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162926A JPH08162926A (ja) | 1996-06-21 |
| JP2959420B2 true JP2959420B2 (ja) | 1999-10-06 |
Family
ID=17855312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6298111A Expired - Lifetime JP2959420B2 (ja) | 1994-12-01 | 1994-12-01 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959420B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127441U (ja) * | 1979-02-28 | 1980-09-09 |
-
1994
- 1994-12-01 JP JP6298111A patent/JP2959420B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08162926A (ja) | 1996-06-21 |
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