JP2002176343A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 原発振信号から形成する複数のクロック信号
の位相を調整することによりジッターを減少させた、複
数のクロック信号を出力する半導体集積回路装置を提供
すること。 【解決手段】 発振信号ａを分周する分周手段１２にタ
イミング調整手段Ｔ１を設け、少なくとも立ち上がりタ
イミングを異にする複数のクロック信号ａ，ｄを出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、発振器、ＰＬＬ回
路、分周器などを有し、複数のクロック信号を出力する
半導体集積回路装置に関するものである。

【０００２】

【従来の技術】一般に、電子機器において周期の異なる
複数のクロック信号が必要とされることが多く、このた
め源発振信号およびこれを分周して、複数のクロック信
号を出力するように構成された半導体集積回路装置（以
下、ＩＣ、という）が用いられている。

【０００３】図８は、従来の複数のクロック信号を出力
するＩＣ４０の構成を示す図であり、図９は、その波形
を示す図である。

【０００４】この図８において、発振器４１は、周波数
ｆ１の源発振信号ａを発生する。Ｄ型フリップフロップ
（以下、ＦＦ、という）４２は、データ入力端子Ｄに反
転出力Ｑが接続され、クロック入力端子Ｃに源発振信号
ａが入力され、出力端子Ｑから源発振信号ａを２分周し
た２分周信号ｂ（周波数ｆ２＝ｆ１／２）を発生する。
すなわち、Ｄ型ＦＦ４２は２分周回路を構成している。
４分周器４３は、ＦＦ回路、ゲート回路等から構成さ
れ、源発振信号ａを４分周した４分周信号ｃ（周波数ｆ
３＝ｆ１／４）を発生する。また、８分周器４４は、同
様にＦＦ回路、ゲート回路等から構成され、源発振信号
ａを８分周した８分周信号ｄ（周波数ｆ４＝ｆ１／８）
を発生する。

【０００５】そして、これら源発振信号ａや分周信号
ｂ，ｃ，ｄが、それぞれバッファ４５〜４８を介して、
ＩＣ４０の各出力端子から、クロック信号ｃｌｋ１〜ｃ
ｌｋ４として、それぞれ各負荷回路に供給される。

【０００６】

【発明が解決しようとする課題】これら各分周信号ｂ〜
ｄは、源発振信号ａを分周したものであり、図９のよう
に、それらの立ち上がり周期、立ち下がり周期は、分周
器などの遅延時間の差を無視すれば、各分周数ごとに一
致することになる。

【０００７】一方、ＩＣ４０の各出力端子には、図中に
記号Ｃで示すように、それぞれ入力容量を伴う負荷回路
が接続されており、また、その配線接続に伴う浮遊容量
・寄生容量も有しているので、負荷となる容量の値が大
きい。このため、源発振信号ａおよび各分周信号ｂ〜ｄ
の立ち上がりにはＩＣ４０内部の電源電位Ｖｃｃと共通
の電源線から充電され、またその立ち下がりにはＩＣ４
０内部のグランド電位Ｇｎｄと共通のグランド線に放電
される電流値は比較的大きな値になる。このように、充
放電電流が大きいと、ＩＣ４０に給電する電源線および
グランド線の電圧変動も大きくなってしまう。

【０００８】従って、各分周出力の立ち上がりおよび立
ち下がり時点ｔ１〜ｔ１１ごとに、その瞬間のみＩＣ内
部の電源電位Ｖｃｃ、グランド電位Ｇｎｄの変動（揺
れ）が大きくなってしまう。特に、時点ｔ１，ｔ５，ｔ
９のように、その立ち上がりがそろってしまう時点で
は、ＩＣ内部の電源電位Ｖｃｃの変動はさらに大きくな
る。

【０００９】このように、各分周出力の立ち上がりおよ
び立ち下がり時点に、ＩＣ内部の電源電位Ｖｃｃ、グラ
ンド電位Ｇｎｄの変動が、大きくなることにより、発振
器４１，各分周回路４２〜４４の入力閾値レベルが影響
を受けて、各分周出力などに位相の揺らぎ、すなわちジ
ッターが増加してしまうという問題があった。

【００１０】本発明は、斯かる実情に鑑み、原発振信号
から形成する複数のクロック信号の位相を調整すること
によりジッターを減少させた、複数のクロック信号を出
力する半導体集積回路装置を提供しようとするものであ
る。

【００１１】

【課題を解決するための手段】本発明の請求項１記載の
半導体集積回路装置は、発振信号を分周する１或いは２
以上の分周手段を備え、前記発振信号或いは前記分周手
段により形成された分周信号を含む複数のクロック信号
を出力する半導体集積回路装置において、前記分周手段
のうちの所要の分周手段にタイミング調整手段を設け、
少なくとも立ち上がりタイミングを異にする複数のクロ
ック信号を出力可能としたことを特徴とする。

【００１２】この請求項１記載の半導体集積回路装置に
よれば、発振信号を分周する分周手段にタイミング調整
手段を設けているから、出力される複数のクロック信号
の少なくとも立ち上がりのタイミングが一致することが
防止できる。これにより、ＩＣ内部の電源電位、グラン
ド電位の変動（揺れ）が減少され、各クロック信号の低
ジッター特性を得ることができる。

【００１３】本発明の請求項２記載の半導体集積回路装
置は、請求項１記載の半導体集積回路装置において、前
記複数のクロック信号は、その周波数が１、１／２、１
／４の比率となるクロック信号を含むことを特徴とす
る。

【００１４】この請求項２記載の半導体集積回路装置に
よれば、１／２，１／４，１／８の分周比のクロック信
号が、タイミングを重畳させることなく出力されるか
ら、ディジタル信号処理に好適である。

【００１５】本発明の請求項３記載の半導体集積回路装
置は、請求項１、２記載の半導体集積回路装置におい
て、少なくとも１つの選択スイッチ手段を設け、前記複
数のクロック信号のうちの少なくとも１つのクロック信
号は、同一周波数で位相が異なるように、前記スイッチ
手段で選択可能であることを特徴とする。

【００１６】この請求項３記載の半導体集積回路装置に
よれば、クロック信号の出力位相を選択可能としたこと
により、遅延時間が問題となる高周波のクロック信号に
おいても、実際のＩＣに適したクロック信号の組み合わ
せを選択し、出力することができる。

【００１７】本発明の請求項４記載の半導体集積回路装
置は、請求項１〜３記載の半導体集積回路装置におい
て、クロック信号用の出力端子間に、コンデンサが接続
された電源端子を設け、その電源端子から前記クロック
信号の発生回路部に電源を供給することを特徴とする。

【００１８】この請求項４記載の半導体集積回路装置に
よれば、複数のクロック信号の負荷容量を２分する出力
端子間位置に電源端子を設け、かつ電源端子にコンデン
サを設けることにより、クロック信号相互間の干渉を低
減することができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図示
例と共に説明する。

【００２０】図１は、本発明の第１の実施の形態にかか
る、複数のクロック信号を出力するＩＣ１０の構成を示
す図であり、図２は、その波形を示す図である。

【００２１】この図１において、発振器１１は、図２の
ａに示されるような、周波数ｆ１の源発振信号ａを発生
する。この源発振信号ａが、バッファ１５を介してＩＣ
１０の出力端子から、１つのクロック信号ｃｌｋ１とし
て、負荷回路（図示していない）に供給される。

【００２２】Ｄ型ＦＦ１２では、データ入力端子Ｄに反
転出力Ｑが接続され、クロック入力端子Ｃに源発振信号
ａが入力され、出力端子Ｑから源発振信号ａを２分周し
た２分周信号ｂ（周波数ｆ２＝ｆ１／２）が、図２のｂ
に示されるように、発生される。すなわち、Ｄ型ＦＦ１
２は２分周回路を構成しており、その立ち上がりタイミ
ングは、時点ｔ１，ｔ５・・のように、源発振信号ａの
立ち上がりタイミングと同期している。

【００２３】この２分周回路であるＤ型ＦＦ１２の後段
に、インバータ１３とＤ型ＦＦ１４とからなるタイミン
グ調整手段Ｔ１が設けられている。このタイミング調整
手段Ｔ１は、２分周信号ｂがＤ型ＦＦ１４のデータ入力
端子Ｄに入力され、源発振信号ａがインバータ１３で反
転された信号ｃがクロック入力端子Ｃに入力され、その
結果出力端子Ｑから、図２のｄに示されるような、遅延
された２分周信号ｄが出力される。

【００２４】この２分周信号ｄの立ち上がりタイミング
は、時点ｔ２，ｔ６・・のように、源発振信号ａの立ち
上がりタイミングとはその半サイクル分だけずれてい
る。この２分周出力ｄが、バッファ１６を介してＩＣ１
０の出力端子から、クロック信号ｃｌｋ２として負荷回
路（図示していない）に出力される。

【００２５】ＩＣ１０から出力されるクロック信号ｃｌ
ｋ１，ｃｌｋ２は、周波数ｆ１の源発振信号ａと、２分
周した周波数ｆ２の２分周信号ｄとなるが、この２つの
クロック信号の立ち上がり位相は互いに源発振信号ａの
半サイクル分だけずれているから、クロック信号の立ち
上がり時の電流は時間的に重畳することがない。従っ
て、ＩＣ１０の電源電位Ｖｃｃの変動は、単一出力の場
合の変動と同等のものとなるから、複数のクロック信号
を出力するＩＣにおいて、この変動によるクロック信号
のジッターは、従来のものに比べて低減される。

【００２６】なお、この図１の第１の実施の形態では、
源発振信号ａと２分周信号ｄとの２つのクロック信号ｃ
ｌｋ１，ｃｌｋ２の立ち下がり位相は同期することとな
る。従って、両クロック信号ｃｌｋ１，ｃｌｋ２の立ち
下がり時に、負荷回路とか、その配線接続に伴う浮遊容
量・寄生容量からＩＣ１０内部のグランド電位Ｇｎｄに
同時に放電され、グランド電位Ｇｎｄの変動（揺れ）が
大きくなってしまうことが考えられる。しかし、クロッ
ク信号の位相としては、通常その立ち上がり位相を利用
する場合が多く、この場合にはその立ち下がり位相に多
少のジッターが含まれてもそれほど問題とはならない。
この第１の実施の形態における、複数のクロック信号を
出力するＩＣは、そのような用途に対して、十分に利用
可能である。

【００２７】また、源発振信号ａと２分周信号ｂの立ち
上がりは同期しているが、２分周信号ｂはＩＣ１０の内
部信号であり、その静電容量は各出力線の負荷容量に比
べて大幅に小さいので、電源電位Ｖｃｃの変動に与える
影響は殆どない。

【００２８】図３は、本発明の第２の実施の形態にかか
る、複数のクロック信号を出力するＩＣ１０の構成を示
す図であり、図４は、その波形を示す図である。この第
２の実施の形態では、複数のクロック信号を出力するＩ
Ｃ２０において、各クロック信号の立ち上がり位相とと
もに、立ち下がり位相をも互いにずらせるように構成し
て、立ち上がりおよび立ち下がり位相のジッターをとも
に低減するようにしている。

【００２９】この図３において、発振器２１は、図４の
ａに示されるような、周波数ｆ１の源発振信号ａを発生
する。この源発振信号ａは、この実施の形態では、ＩＣ
２０のクロック信号としては、出力されていない。

【００３０】２分周器２２は、例えば図１のＤ型ＦＦ１
２と同様に構成され、源発振信号ａ（周波数ｆ１）を２
分周した２分周信号ｂ（周波数ｆ２＝ｆ１／２）が、図
２のｂに示されるように、発生される。この２分周信号
ｂの立ち上がりタイミングは、時点ｔ１，ｔ５・・のよ
うに、源発振信号ａの立ち上がりタイミングと同期して
いる。

【００３１】この２分周器２２の後段に、インバータ２
３とＤ型ＦＦ２４とからなるタイミング調整手段Ｔ１が
設けられている。このタイミング調整手段Ｔ１は、２分
周信号ｂがＤ型ＦＦ２４のデータ入力端子Ｄに入力さ
れ、源発振信号ａがインバータ２３で反転された信号ｃ
がクロック入力端子Ｃに入力され、その結果出力端子Ｑ
から、図４のｄに示されるような、遅延された２分周信
号ｄが出力される。

【００３２】この２分周信号ｄの立ち上がりタイミング
は、時点ｔ２，ｔ６、ｔ１０・・のように、源発振信号
ａの立ち上がりタイミングとはその半サイクル分だけず
れており、また、その２分周信号ｄの立ち下がりタイミ
ングは、時点ｔ４，ｔ８、ｔ１２・・のように、源発振
信号ａの立ち下がりタイミングと同期している。この２
分周出力ｄが、バッファ３０を介してＩＣ２０の出力端
子から、クロック信号ｃｌｋ１として負荷回路（図示し
ていない）に出力される。

【００３３】４分周器２５は、ＦＦ回路、ゲート回路等
から構成され、源発振信号ａを４分周した４分周信号ｅ
（周波数ｆ３＝ｆ１／４）を発生する。この４分周信号
ｅの立ち上がりタイミングは、時点ｔ１，ｔ９、ｔ１７
・・のように、源発振信号ａの立ち上がりタイミングと
同期している。

【００３４】この４分周器２５の後段に、Ｄ型ＦＦ２６
からなるタイミング調整手段Ｔ２が設けられている。こ
のタイミング調整手段Ｔ２は、４分周信号ｅがＤ型ＦＦ
２６のデータ入力端子Ｄに入力され、源発振信号ａがク
ロック入力端子Ｃに入力され、その結果出力端子Ｑか
ら、図４のｆに示されるような、４分周信号ｆが出力さ
れる。

【００３５】この４分周信号ｆの立ち上がりタイミング
は、時点ｔ３，ｔ１１、ｔ１９・・のように、２分周信
号ｄの立ち上がりタイミングｔ２，ｔ１０，ｔ１８とは
源発振信号ａの半サイクル分だけずれている。また、そ
の４分周信号ｆの立ち下がりタイミングは、時点ｔ７，
ｔ１５、ｔ２３・・のように、２分周信号ｄの立ち下が
りタイミングｔ８，ｔ１６，ｔ２４とは源発振信号ａの
半サイクル分だけずれている。この４分周出力ｆが、バ
ッファ３１を介してＩＣ２０の出力端子から、クロック
信号ｃｌｋ２として負荷回路（図示していない）に出力
される。

【００３６】また、８分周器２７は、同様にＦＦ回路、
ゲート回路等から構成され、源発振信号ａを８分周した
８分周信号ｇ（周波数ｆ４＝ｆ１／８）を発生する。こ
の８分周信号ｇの立ち上がりタイミングは、時点ｔ１，
ｔ１７・・のように、源発振信号ａの立ち上がりタイミ
ングと同期している。

【００３７】この８分周器２７の後段に、Ｄ型ＦＦ２８
とＤ型ＦＦ２９とが直列接続されたタイミング調整手段
Ｔ３が設けられている。このタイミング調整手段Ｔ３
は、まず８分周信号ｇがＤ型ＦＦ２８のデータ入力端子
Ｄに入力され、源発振信号ａがクロック入力端子Ｃに入
力され、その出力端子Ｑから、図４のｈに示されるよう
な、８分周信号ｈが出力される。続いて、８分周信号ｈ
がＤ型ＦＦ２９のデータ入力端子Ｄに入力され、源発振
信号ａがクロック入力端子Ｃに入力され、その出力端子
Ｑから、図４のｉに示されるような、８分周信号ｉが出
力される。

【００３８】この８分周信号ｉは、８分周信号ｇから源
発振信号ａの２周期分遅延されるから、その立ち上がり
タイミングは、時点ｔ５，ｔ２１・・のように、２分周
信号ｄの立ち上がりタイミングｔ２，ｔ６，ｔ１０とは
源発振信号ａの半サイクル分だけずれており、また４分
周信号ｆの立ち上がりタイミングｔ３，ｔ１１，ｔ１９
・・とは源発振信号ａの１サイクル分だけずれている。
また、その８分周信号ｉの立ち下がりタイミングは、時
点ｔ１３・・のように、２分周信号ｄの立ち下がりタイ
ミングｔ１２・・とは源発振信号ａの半サイクル分だけ
ずれており、また４分周信号ｆの立ち下がりタイミング
ｔ１５・・とは源発振信号ａの１サイクル分だけずれて
いる。この８分周出力ｉが、バッファ３２を介してＩＣ
２０の出力端子から、クロック信号ｃｌｋ３として負荷
回路（図示していない）に出力される。

【００３９】このように、源発振信号ａを２分周し、イ
ンバータ２３とＤ型ＦＦ２４とからなるタイミング調整
手段Ｔ１を介して、２分周出力ｄを得、源発振信号ａを
４分周し、Ｄ型ＦＦ２６からなるタイミング調整手段Ｔ
２を介して、４分周出力ｆを得、さらに源発振信号ａを
８分周し、Ｄ型ＦＦ２８とＤ型ＦＦ２８とからなるタイ
ミング調整手段Ｔ３を介して、８分周出力ｉを得て、そ
れぞれクロック信号ｃｌｋ１〜ｃｌｋ３として、負荷回
路（図示していない）に出力している。

【００４０】このようにＩＣ２０から出力されるクロッ
ク信号ｃｌｋ１〜ｃｌｋ３は、立ち上がりタイミングお
よび立ち下がりタイミングとも全て、異なったタイミン
グとされているから、クロック信号の立ち上がり時の電
流、および立ち下がり時の電流は、ともに時間的に重畳
することがない。

【００４１】従って、ＩＣ１０の電源電位Ｖｃｃおよび
グランド電位Ｇｎｄの変動は、単一出力の場合の変動と
同等のものとなるから、複数のクロック信号を出力する
ＩＣにおいて、この変動によるクロック信号のジッター
は、従来のものに比べて低減される。特に、本実施の形
態のＩＣは、クロック信号の立ち上がり位相とともに、
立ち下がり位相をも利用する回路へのクロック信号の供
給用として、有効である。

【００４２】また、各タイミング調整手段Ｔ１，Ｔ２，
Ｔ３は、いずれも源発振信号ａの立ち上がりないし立ち
下がりのタイミングでＤ型ＦＦ２４，２６，２８，２９
にラッチされた信号ｄ，ｆ，ｉが、ＩＣ２０からのクロ
ック信号ｃｌｋ１〜ｃｌｋ３となるから、その前段の分
周器２２，２５，２７で生じたジッターを完全に吸収す
る機能をも果たしている。この分周器２２，２５，２７
で生じるジッターは、通常それ自体小さいものである
が、これらが吸収されることにより、さらに安定した位
相のクロック信号を得ることができる。

【００４３】なお、この第２の実施の形態において、タ
イミング調整手段Ｔ２を削除し、かつタイミング調整手
段Ｔ３の一方のＤ型ＦＦ（たとえばＤ型ＦＦ２９）を削
除することもできる。この場合、ＩＣ２０から出力され
るクロック信号ｃｋ１〜ｃｌｋ３は、図４の、２分周出
力信号ｄ、４分周出力信号ｅおよび８分周出力信号ｈが
出力されることになる。

【００４４】この場合でも、ＩＣ２０から出力されるク
ロック信号ｃｋ１〜ｃｌｋ３は、立ち上がりタイミング
および立ち下がりタイミングとも全て、異なったタイミ
ングとなり、クロック信号の立ち上がり時の電流、およ
び立ち下がり時の電流は、ともに時間的に重畳すること
がない。従って、ＩＣ１０の電源電位Ｖｃｃおよびグラ
ンド電位Ｇｎｄの変動は、単一出力の場合の変動と同等
のものとなるから、複数のクロック信号を出力するＩＣ
において、この変動によるクロック信号のジッターは、
従来のものに比べて低減される。

【００４５】また、Ｄ型ＦＦ２６，２８等のクロック入
力にインバータ回路を挿入して、それぞれの分周出力
ｆ，ｈのタイミングを、源発振信号ａの半サイクル分ず
らすようにしてもよい。

【００４６】一般に、ディジタル機器では複数のクロッ
クを必要とするが、特にＤＶＤ用途では、音声信号のサ
ンプリング速度が４８ｋＨｚ、９６ｋＨｚ、１９２ｋＨ
ｚとされており、それらの処理クロックとして１、１／
２、１／４の周波数比率のクロック信号が同時に必要と
される場合が多い。また、音声信号の出力用Ｄ／Ａ変換
器の場合、その前段のディジタル処理部では変換用クロ
ック周波数の２倍、或いは４倍の周波数のクロックを用
いて信号処理を行うことが行われる。したがって、第２
の実施の形態で示したような、１／２，１／４，１／８
の分周比の組み合わせは使用されることが多く、本発明
のように、出力される１／２，１／４，１／８の分周比
のクロック信号ｃｌｋ１〜ｃｌｋ３を、タイミングを重
畳させることなく出力するＩＣ２０は、ディジタル信号
処理に好適に適用することができる。

【００４７】図５は、本発明の第３の実施の形態にかか
る複数のクロック信号を出力するＩＣ１０Ａの構成を示
す図である。

【００４８】この図５では、発振器１１の源発振信号ａ
をインバータ１７により反転し、この反転信号/ａ（/ａ
は、ａの反転を示す。他の記号も同様。なお、各図中で
は、アッパーラインで示している）と源発振信号ａとを
スイッチ１９−１で選択して出力するように構成してい
る。同様に、Ｄ型ＦＦ１２の２分周信号ｂをインバータ
１８により反転し、この反転信号/ｂと遅延された２分
周信号ｄとをスイッチ１９−２で選択して出力するよう
に構成している。スイッチ１９−１，１９−２は、ＩＣ
１０Ａの切り替え入力端子ｓ１、ｓ２に切り替え信号を
与えることにより、外部から選択的に切り替えられる。

【００４９】その反転信号/ａと反転信号/ｂとを、図２
に他の信号波形とともに示している。その他の構成は、
図１と同様であるので、再度の説明は省略する。

【００５０】図１で説明した第１の実施の形態では、使
用される回路素子などの遅延時間は無視できるものとし
て説明している。多少の遅延時間がある場合でも、源発
振信号やクロック信号周波数が比較的低い場合には、そ
の遅延時間を考慮に入れなくとも所期の動作を果たすこ
とができる。

【００５１】しかし、源発振信号ａが、高周波数（例え
ば、２００ＭＨｚ）の場合には、クロック信号のタイミ
ング調整に用いている分周器、ＦＦ回路、インバータな
どの素子の遅延時間や、ＩＣ内の配線による遅延時間が
無視できないものとなる。

【００５２】この場合、各クロック信号ｃｌｋ１，ｃｌ
ｋ２は、源発振信号ａと遅延された２分周信号ｄとの固
定的な組み合わせだけでは、各信号経路における遅延時
間の差によっては、予定した時間差を保持することがで
きなかったり、最悪の場合には時間差がなくなって、位
相（変化点）が重なってしまうことも発生することにな
る。

【００５３】この図５の第３の実施の形態では、クロッ
ク信号ｃｌｋ１、ｃｌｋ２の出力位相を選択可能とした
ものであり、その出力位相の選択は外部からの指令によ
ってスイッチ１９−１，１９−２を切り替えることによ
って行う。この図５の例では、源発振信号ａと遅延され
た２分周信号ｄの組み合わせの外に、源発振信号ａと反
転信号/ｂの組み合わせ、反転信号/ａと２分周信号ｄの
組み合わせ、及び反転信号/ａと反転信号/ｂの組み合わ
せのいずれかを選択することが可能である。

【００５４】したがって、クロックｃｌｋ１，ｃｌｋ２
として、実際のＩＣに適した信号の組み合わせを選択
し、出力することができる。

【００５５】図６は、本発明の第４の実施の形態にかか
る複数のクロック信号を出力するＩＣ２０Ａの構成を示
す図である。

【００５６】この図６では、２分周器２２の２分周信号
ｂをインバータ３３により反転し、この反転信号/ｂと
遅延された２分周信号ｄをスイッチ３４で選択して、ク
ロック信号ｃｌｋ１として出力するように構成してい
る。スイッチ３４は、ＩＣ２０Ａの切り替え入力端子ｓ
３に切り替え信号を与えることにより、外部から選択的
に切り替えられる。

【００５７】その反転信号/ｂを、図４に他の信号波形
とともに示している。その他の構成は、図１と同様であ
り、また、素子遅延による問題点などは図５の第３の実
施に形態で説明したのと同様である。

【００５８】この図６の第４の実施の形態では、クロッ
ク信号ｃｌｋ１の出力位相を選択可能としたものであ
り、その出力位相の選択は外部からの指令によってスイ
ッチ３４を切り替えることによって行う。このクロック
信号ｃｌｋ１として選択して出力される反転信号/ｂと
２分周信号ｄは、その元の信号である２分周信号ｂに対
して、それぞれ５０％（１／２周期）の位相ずれ及び２
５％（１／４周期）の位相ずれを持っている。

【００５９】この図６の例では、クロック信号ｃｌｋ１
についてのみ出力位相を選択可能としているが、他のク
ロック信号ｃｌｋ２、ｃｌｋ３についても同様に選択ス
イッチを設けて、同様に出力位相を選択するように構成
しても良い。例えば、クロック信号ｃｌｋ２では、４分
周信号ｅと遅延された４分周信号ｆとを切り替えるよう
にしてもよいし、クロック信号ｃｌｋ３では、８分周信
号ｇと遅延された８分周信号ｉとを切り替えるようにし
てもよい。また、各分周信号をインバータ回路で反転さ
せてから利用してもよい。このようにすることにより、
クロック信号ｃｋｌ１〜ｃｌｋ３の信号位相の組み合わ
せを幅広く選択することができる。

【００６０】図７は、本発明の第５の実施の形態にかか
る複数のクロック信号を出力するＩＣ２０Ｂの構成を示
す図である。

【００６１】ＩＣから複数のクロックを出力する場合に
は、ピン数制限により電源数が制限されるが、この実施
の形態はその制限下でも複数クロックによる干渉を低減
するようにしたものである。

【００６２】ＩＣ２０Ｂ内に電源配線４１とグランド配
線４２を、各クロック信号出力用バッファ３０、３１，
３２に対して共通に配置し、その電源配線４１とグラン
ド配線４２に外部端子から電源電位Ｖｃｃとグランド電
位Ｇｎｄを供給する電源端子を設ける。電源配線４１と
グランド配線４２から、バッファ３０、３１，３２を含
むクロック信号の発生回路部に電源を供給する。この電
源端子は、複数のクロック信号の負荷容量を２分する出
力端子間位置に設けることがよい。この例では、クロッ
ク信号ｃｌｋ１の出力端子とクロック信号ｃｌｋ２の出
力端子との間に設けられている。また、電源配線４１と
グランド配線４２間にコンデンサ４３を配置する。な
お、その他の構成は、他に実施の形態（例えば、図３，
図６など）と同様である。

【００６３】このように電源端子が、複数のクロック信
号の負荷容量を２分する出力端子間位置に設けることに
より、コンデンサ４３を設けたことと相俟って、クロッ
ク信号相互間の干渉を低減することができる。

【００６４】なお、ＩＣ２０Ｂに他の電源ピンを設ける
余裕があれば、図７に破線で示すように、他の電源電位
Ｖｃｃとグランド電位Ｇｎｄを供給する電源端子を設
け、コンデンサ４４を設けることができる。このように
複数の電源を設ける場合には、各電源端子の配置を、複
数のクロック信号の負荷容量をできるだけ均等に負担で
きるような出力端子間位置にすることがよい。

【００６５】また、以上の実施の形態においては、複数
のクロック信号を出力するＩＣに、発振器１１，２１を
内蔵させることとしているが、これに代えて、発振器は
ＩＣ外部に設けて、その発振信号を源発信信号ａとし
て、ＩＣに入力するように構成することもできる。

【００６６】また、コンデンサ４３，４４を内蔵してい
る場合のみを示しているが、ＩＣ２０Ｂ内のコンデンサ
の容量値はあまり大きくできないので、コンデンサ４
３，４４と並列に、外部でコンデンサを接続するように
すれば更によい。

【００６７】

【発明の効果】請求項１記載の半導体集積回路装置によ
れば、発振信号を分周する分周手段にタイミング調整手
段を設けることにより、出力される複数のクロック信号
の少なくとも立ち上がりのタイミングが一致することが
防止できる。これにより、ＩＣ内部の電源電位、グラン
ド電位の変動（揺れ）が減少され、各クロック信号の低
ジッター特性を得ることができる。

【００６８】請求項２記載の半導体集積回路装置によれ
ば、１／２，１／４，１／８の分周比のクロック信号
が、タイミングを重畳させることなく出力されるから、
ディジタル信号処理に好適である。

【００６９】請求項３記載の半導体集積回路装置によれ
ば、クロック信号の出力位相を選択可能としたことによ
り、遅延時間が問題となる高周波のクロック信号におい
ても、実際のＩＣに適したクロック信号の組み合わせを
選択し、出力することができる。

【００７０】請求項４記載の半導体集積回路装置によれ
ば、複数のクロック信号の負荷容量を２分する出力端子
間位置に電源端子を設け、かつ電源端子にコンデンサを
設けることにより、クロック信号相互間の干渉を低減す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる、複数のク
ロック信号を出力するＩＣの構成を示す図。

【図２】図１のＩＣの波形を示す図。

【図３】本発明の第２の実施の形態にかかる、複数のク
ロック信号を出力するＩＣの構成を示す図。

【図４】図３のＩＣの波形を示す図。

【図５】本発明の第３の実施の形態にかかる、複数のク
ロック信号を出力するＩＣの構成を示す図。

【図６】本発明の第４の実施の形態にかかる、複数のク
ロック信号を出力するＩＣの構成を示す図。

【図７】本発明の第５の実施の形態にかかる複数のクロ
ック信号を出力するＩＣの構成を示す図。

【図８】従来の複数のクロック信号を出力するＩＣの構
成を示す図。

【図９】図３のＩＣの波形を示す図。

【符号の説明】

１０、２０、１０Ａ，２０Ａ、２０Ｂ ＩＣ １１、２１ 発振器 １２，２２ ２分周器 ２５ ４分周器 ２７ ８分周器 １４，２４、２６，２８，２９ Ｄ型ＦＦ １３、１７、１８、２３、３３ インバータ １５、１６、３０、３１、３２ バッファ １９−１、１９−２、３４ スイッチ ４１ 電源配線 ４２ グランド配線 ４３、４４ コンデンサ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BA20 BC03 CC12 DD02 DD20 5J039 EE16 EE21 KK09 KK10 KK27 MM10 5J106 AA01 CC03 CC15 CC52 DD08 DD24 DD42 HH02 KK25

Claims (4)

【特許請求の範囲】
1. 【請求項１】 発振信号を分周する１或いは２以上の分
   周手段を備え、前記発振信号或いは前記分周手段により
   形成された分周信号を含む複数のクロック信号を出力す
   る半導体集積回路装置において、 前記分周手段のうちの所要の分周手段にタイミング調整
   手段を設け、 少なくとも立ち上がりタイミングを異にする複数のクロ
   ック信号を出力可能としたことを特徴とする半導体集積
   回路装置。
2. 【請求項２】 前記複数のクロック信号は、その周波数
   が１、１／２、１／４の比率となるクロック信号を含む
   ことを特徴とする請求項１記載の半導体集積回路装置。
3. 【請求項３】 少なくとも１つの選択スイッチ手段を設
   け、前記複数のクロック信号のうちの少なくとも１つの
   クロック信号は、同一周波数で位相が異なるように、前
   記スイッチ手段で選択可能であることを特徴とする請求
   項１、２記載の半導体集積回路装置。
4. 【請求項４】 クロック信号用の出力端子間に、コンデ
   ンサが接続された電源端子を設け、その電源端子から前
   記クロック信号の発生回路部に電源を供給することを特
   徴とする請求項１〜３記載の半導体集積回路装置。