JP2004517542A

JP2004517542A - デジタル周波数乗算器

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Publication number: JP2004517542A
Application number: JP2002554969A
Authority: JP
Inventors: ローレンスアルビーン，デイビツド
Original assignee: Thomson Licensing SAS
Current assignee: Thomson Licensing SAS
Priority date: 2001-01-05
Filing date: 2001-12-19
Publication date: 2004-06-10
Also published as: WO2002054593A2; EP1391038B1; AU2002241663A1; CN1543709A; MY126186A; DE60122787T2; WO2002054593A3; MXPA03006095A; DE60122787D1; US20020089358A1; KR20030081374A; US6480045B2; CN1258873C; EP1391038A2; KR100862317B1

Abstract

デジタル周波数乗算器が、入力信号の周波数を非整数倍する。マルチプレクサが、入力信号と、この入力信号の整数倍の周波数を有する信号とを受信する。マルチプレクサ制御信号によって、マルチプレクサがどちらの信号を出力するかが選択され／切り換えられ、および、その出力時間が選択される／切り換えられる。一方の信号によってクロック制御されるカウンタが、上記マルチプレクサ制御信号を供給する。マルチプレクサは、各信号を所定クロック・サイクル数だけ出力して、入力信号の非整数倍の周波数を有する所望の信号を生成する。本発明は、位相固定ループ（ＰＬＬ）を使用せずに、周波数乗算処理を行う。

Description

【０００１】
（産業上の利用分野）
この発明は、周波数乗算器に関し、更に詳しくは、基準周波数の非整数倍である周波数を生成するデジタル周波数乗算器に関する。
【０００２】
（発明の背景）
種々の電子回路、例えば集積回路（ＩＣ）のような電子回路は、その様々な回路セクション（回路部分）或いは論理セクション（論理部分）が動作するために、複数種類のクロック信号、即ち、周波数の異なる信号を利用し／必要とする。ＩＣの場合、オンチップの各回路ブロック（または各回路セクション）或いは各論理ブロック（または各論理セクション）をクロック制御するために、基準信号の周波数の倍数（或いは、約数）である周波数を多種類必要とする設計が多い。外部供給源からＩＣに複数の異なる周波数の基準信号を供給するよりも、ＩＣ上で、単一の入力信号、即ち、単一の基準信号を利用して複数の異なる周波数の信号を生成する方が望ましい。これによって、入力信号毎に入力／出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ：Ｉ／Ｏ）ピンを使用する必要性が無くなる。
【０００３】
必要とする各オンチップ信号の周波数が入力／基準信号の周波数よりも高い場合、一般的に、周波数合成器として構成された位相固定ループ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ：ＰＬＬ）を用いて、必要な周波数のオンチップ信号を生成することが多い。しかし、そのような位相固定ループは、比較的複雑なアナログ回路ブロックである。
【０００４】
図１は、アナログ周波数合成器として構成された従来技術によるアナログ位相固定ループ（ＰＬＬ）回路１０を表すブロック図である。この位相固定ループ１０は、入力信号の周波数の倍数である周波数を有する出力信号を生成できる。以下、この従来技術によるアナログ位相固定ループ１０の動作を説明する。
【０００５】
特定の周波数を有する入力信号ｆ_ｉｎが、適当なアナログ回路で構成された、Ｍ（任意の整数）で割る除算ブロック１２に入力される。この結果、除算ブロック１２の出力端子に、ｆ_ｉｎ／Ｍの周波数を有する信号が得られる。この信号は、アナログの位相検出器１４に入力される。この位相検出器１４の出力信号は、アナログの低域通過フィルタ１６に入力される。この低域通過フィルタ１６の出力信号は、アナログの電圧制御発振器（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ：ＶＣＯ）１８に入力される。このＶＣＯ１８の出力信号は、適当なアナログ回路で構成された、Ｎ（任意の整数）で割る除算ブロック２０を駆動する入力信号として使用される。この除算ブロック２０の出力信号は、位相検出器１４の入力信号として使用され、これによって、信号ループが形成される。ＶＣＯ１８の出力信号は、また、アナログのバッファ２２にも入力される。このバッファ２２の出力信号ｆ_ｏｕｔは、信号ｆ_ｉｎがＮ／Ｍで乗算されたものになる（即ち、ｆ_ｏｕｔ＝ｆ_ｉｎ（Ｎ／Ｍ））。
【０００６】
図１に示す従来技術による位相固定ループ１０は、入力信号の周波数の分数倍である周波数を有する出力信号を生成でき、アナログ回路で実現される。アナログ回路は、ＩＣ内に在るようなデジタル回路とは余り混在できない。また、アナログ回路は、デジタル回路と共に実現した場合、ＩＣ内のスペースを多く取ってしまう。１つのＩＣ内にアナログの位相固定ループを形成した場合、そのアナログ回路は、別個のループ・フィルタ用、および、ＭとＮのパラメータのプログラム用にＩＣ上に数本の専用Ｉ／Ｏピンを必要とする。また、一般的なデジタル・ゲート・アレーＩＣは、入力クロック信号から、それより高い周波数のクロック信号を生成するために、独立した別個の位相固定ループ・チップ或いは位相固定ループ・セクションを必要とする。また、アナログの位相固定ループには、零入力電流も生じる。
【０００７】
（発明の概要）
本発明は、入力／基準信号の周波数の非整数倍である周波数を有する出力信号を生成できるデジタル周波数乗算器である。このデジタル周波数乗算器は、入力信号の周波数の１より大きい非整数倍である周波数を有する出力信号を合成することができる。
【０００８】
本発明は、一実施形態では、周波数乗算手段、信号選択手段、および、制御手段を有するデジタル周波数乗算器である。周波数乗算手段は、所定周波数の入力信号を受信し、この入力信号の所定周波数の整数倍である周波数を有する中間信号を生成できる。信号選択手段は、周波数乗算手段に接続されており、入力信号と中間信号とを受信し、制御信号に応答して、第１の所定期間、入力信号を、第２の所定期間、中間信号を選択的に出力して、入力信号の所定周波数の非整数倍である周波数を有する出力信号を生成できる。制御手段は、信号選択手段に接続されており、制御信号を生成して、信号選択手段に制御信号を供給することができる。
【０００９】
本発明は、別の一実施形態では、周波数乗算ユニット、マルチプレクサ、および、制御信号生成器を有するデジタル周波数乗算器である。周波数乗算ユニットは、入力信号の周波数の整数倍である周波数を有する中間信号を生成できる。マルチプレクサは、周波数乗算ユニットに接続されており、中間信号を受信する第１の入力端子と、入力信号を受信する第２の入力端子とを有する。また、マルチプレクサは、第１の状態の制御信号に応答して、所定期間、中間信号を出力し、第２の状態の制御信号に応答して、所定期間、入力信号を出力するように構成されており、この中間信号と入力信号の選択的出力の結果、入力信号の周波数の非整数倍である周波数を有する出力信号が得られる。制御信号生成器は、マルチプレクサに接続されており、第１の状態の制御信号と第２の状態の制御信号を生成することができる。
【００１０】
本発明は、更に別の一実施形態では、入力信号の周波数の非整数倍である周波数を有する出力信号を生成する方法である。この方法には、入力信号の周波数の整数倍である周波数を有する中間信号をデジタル的に生成するステップと、入力信号の第１のクロック・サイクル数と中間信号の第２のクロック・サイクル数とが組み合わされた時に、入力信号の周波数の非整数倍である周波数を有する出力信号が得られるように、第１のクロック・サイクル数と第２のクロック・サイクル数を決定するステップと、第１のクロック・サイクル数と第２のクロック・サイクル数を示す制御信号をデジタル的に生成するステップと、制御信号に応答して、第１のクロック・サイクル数の期間、入力信号を、第２のクロック・サイクル数の期間、中間信号をデジタル的に選択的に出力し、この入力信号と中間信号の選択的出力の結果、入力信号の周波数の非整数倍である周波数を有する出力信号を得るステップと、が含まれる。
【００１１】
以下、添付図面を参照して、本発明を説明する。各図面に於いて、対応する参照符号は、対応する部分を示している。
【００１２】
（発明の実施の形態）
図２は、ここに開示する原理に基づくデジタル周波数乗算器３０の実施例を表すブロック図である。デジタル周波数乗算器３０は、入力信号ｆ_ｉｎの周波数に関連する周波数を有する出力信号ｆ_ｏｕｔを生成することができる。一実施形態に従えば、デジタル周波数乗算器３０は、入力信号ｆ_ｉｎの周波数の倍数である周波数を有する出力信号ｆ_ｏｕｔを生成できる。別の一実施形態に従えば、デジタル周波数乗算器３０は、入力信号ｆ_ｉｎの周波数の非整数倍である周波数を有する出力信号ｆ_ｏｕｔを生成できる。更に別の一実施形態に従えば、デジタル周波数乗算器３０は、入力信号ｆ_ｉｎの周波数の１より大きい非整数倍である周波数を有する出力信号ｆ_ｏｕｔを生成することができる。
【００１３】
言い換えると、デジタル周波数乗算器３０は、入力周波数ｆ_ｉｎに対して１より大きい非整数を乗算することが出来る。一実施形態では、出力信号ｆ_ｏｕｔは、入力信号ｆ_ｉｎの周波数の１より大きい整数倍より小さい周波数を有する。一実施形態では、デジタル周波数乗算器３０は、入力信号ｆ_ｉｎの周波数と入力信号ｆ_ｉｎの周波数の２倍との間に在る周波数を有する出力信号ｆ_ｏｕｔを生成することができる。
【００１４】
デジタル周波数乗算器３０は、入力ラインまたは入力端子４２に入力信号ｆ_ｉｎを受信する。入力信号ｆ_ｉｎは、任意の特定の周波数であるが、出力信号ｆ_ｏｕｔの所望の周波数よりは小さい。入力信号ｆ_ｉｎは、遅延セクション３２に入力される。この遅延セクション３２は、適当な回路および／またはロジック（ｌｏｇｉｃ：論理）を介して、入力信号ｆ_ｉｎに遅延因子、即ち、遅延時間を導入できる。遅延セクション３２が入力信号ｆ_ｉｎに導入した遅延時間によって、ライン４４に遅延出力信号が得られる。このライン４４上の遅延出力信号は、２入力の排他的オア（Ｘ−ＯＲ）ゲートまたは同様の機能を有する構成要素３６の一方の入力端子に入力される。２入力排他的オアゲート３６の他方の入力端子には、入力信号ｆ_ｉｎが入力される。この排他的オアゲート３６は、中間生成信号、即ち、中間処理信号である新しい周波数信号を形成する。この新しい周波数信号と入力信号ｆ_ｉｎとを用いて、新しい信号、即ち、出力信号ｆ_ｏｕｔが生成される。
【００１５】
遅延セクション３２と排他的オアゲート３６とは、周波数乗算ユニットを形成している。具体的には、この周波数乗算ユニットは、入力信号ｆ_ｉｎの周波数に整数を乗算できる。本実施例では、この周波数乗算ユニットは、周波数が入力信号ｆ_ｉｎの２倍（２×）である信号（２ｆ_ｉｎ、即ち、２×ｆ_ｉｎ）を生成できる。遅延セクション３２の遅延因子、即ち、タウ（τ）は、２ｆ_ｉｎ信号のデューティ・サイクル（ｄｕｔｙｃｙｃｌｅ）を決定し、一般的に、Ｔ／２に選択されている（ここで、Ｔは、入力信号ｆ_ｉｎの２倍の期間を表す）。これによって、入力信号ｆ_ｉｎの５０パーセントのデューティ・サイクルが得られる。
【００１６】
２入力排他的オアゲート３６の出力端子から得られる２ｆ_ｉｎ信号は、マルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ：Ｍｕｘ）または同様の機能を有する構成要素３４の１つの入力端子に入力される。更に、入力信号ｆ_ｉｎが、マルチプレクサ３４の別の入力端子に入力される。マルチプレクサ３４は、マルチプレクサ制御信号、即ち、マルチプレクサ選択信号の状態に依存して、その２つの入力端子に供給された信号のうちの一方を出力できる。ある１つの状態のマルチプレクサ選択信号に従って、ｆ_ｉｎ信号（マルチプレクサ３４の１つの入力端子に供給された信号）が、マルチプレクサ３４の出力信号として、発生される。また、別の１つの状態のマルチプレクサ選択信号に従って、２ｆ_ｉｎ信号（マルチプレクサ３４の別の１つの入力端子に供給された信号）が、マルチプレクサ３４の出力信号として、発生される。マルチプレクサ選択信号がマルチプレクサ３４に供給される継続時間、即ち、期間（例えば、特定信号のクロック・サイクル数）によって、マルチプレクサ３４の出力端子に選択された信号が現れる継続時間、即ち、期間が、マルチプレクサ選択信号の状態に拘わりなく、決まる。マルチプレクサ３４の出力信号は、マルチプレクサ選択信号の状態に従って、必要に応じて、その２つの入力端子に供給された信号の間で切り換えることができ、それによって、マルチプレクサ３４の出力端子に任意の組み合わせの信号を得ることが出来る。
【００１７】
マルチプレクサ３４の出力信号は、入力信号ｆ_ｉｎか周波数乗算ユニットから供給される中間処理信号２ｆ_ｉｎかの何れかであり、これは、カウンタまたは同様の機能を有する構成要素３８から供給されるマルチプレクサ選択信号により制御される。詳しくは、カウンタ３８が、適切な時点で、適切な継続時間、マルチプレクサ３４にマルチプレクサ選択信号、即ち、マルチプレクサ制御信号を供給して、マルチプレクサ３４の出力信号をｆ_ｉｎ信号と２ｆ_ｉｎ信号との間で切り換える。カウンタ３８がマルチプレクサ制御信号を供給する適切な時点と継続時間は、後述の如く算出され、出力信号ｆ_ｏｕｔの所望の周波数によって決まる。出力信号ｆ_ｏｕｔの所望の周波数は、入力信号ｆ_ｉｎの周波数と２ｆ_ｉｎ信号の周波数との間に在る。マルチプレクサ３４の出力信号ｆ_ｏｕｔは、本周波数乗算器が実現される特定ＩＣ用のクロック供給バッファ４０を介して供給される。一般に、ＩＣは、内部クロック用にクロック・バッファを有する。これは、一般に、クロック信号のファンアウトが重い（論理出力数が多い）為である。バッファ４０の出力信号は、出力信号ｆ_ｏｕｔである。
【００１８】
カウンタ３８は、２入力排他的オアゲート３６が出力した２ｆ_ｉｎ信号によりクロック制御される。これによって、カウンタ３８は、２ｆ_ｉｎ信号とｆ_ｉｎ信号の両方に対して適切なクロック・サイクル数の期間、マルチプレクサ３４に制御信号を供給することができる。カウンタ３８が、所定数の２ｆ_ｉｎパルスをカウントし終えたとき、即ち、所定クロック・カウント値に達したとき、カウンタ３８は、マルチプレクサ３４に制御信号を供給する。この制御信号は、「高」から「低」へ、或いは、「低」から「高」へ状態が変化する。マルチプレクサ３４は、制御信号が「高」であるか、或いは、「低」であるかによって、ｆ_ｉｎ信号か２ｆ_ｉｎ信号の一方をバッファ４０に供給する。カウンタ３８が再び所定クロック・カウント値に達すると、カウンタ３８は、反対の状態の制御信号をマルチプレクサ３４に供給する。マルチプレクサ３４は、ｆ_ｉｎ信号か２ｆ_ｉｎ信号の他方をバッファ４０に供給する。このように、マルチプレクサ３４の切り換えを必要に応じて行い、これによって、入力信号ｆ_ｉｎと２ｆ_ｉｎ信号とを適切に組み合わせて、必要な周波数の出力信号を得る。
【００１９】
次に、図３を参照して、図２のデジタル周波数乗算器３０の動作の一例を説明する。この例では、３／２×ｆ_ｉｎ（入力信号の周波数の２分の３）である新しいクロック信号、即ち、出力クロック信号（ｆ_ｏｕｔ）が、デジタル周波数乗算器３０によって生成されるものとする。尚、入力信号ｆ_ｉｎの周波数は、一般的に任意であるが、所望の新しいクロック信号ｆ_ｏｕｔよりは低い。入力信号ｆ_ｉｎの周波数は、例えば、デジタル周波数乗算器３０の特定デジタル構成要素の周波数動作範囲によって決まる。
【００２０】
入力信号ｆ_ｉｎは、排他的オアゲート３６からの２ｆ_ｉｎ信号と共に、マルチプレクサ３４に入力される。２ｆ_ｉｎ信号は、また、カウンタ３８にも入力される。この２ｆ_ｉｎ信号はカウンタ３８をクロック制御し、カウンタ３８が所定カウント値に達したとき、制御信号がカウンタ３８からマルチプレクサ３４に送られる。カウンタ３８が次に再び所定カウント値に達したとき、制御信号がカウンタ３８からマルチプレクサ３４に送られる。このようにして、マルチプレクサ３４に入力された２つの信号（即ち、ｆ_ｉｎと２ｆ_ｉｎ）は、二者択一的に選択されて組み合わされ、その結果、出力信号ｆ_ｏｕｔが形成される。この出力信号ｆ_ｏｕｔが３／２×ｆ_ｉｎに等しくなる必要があるため、この所望の周波数を得るのに適した数のクロック・パルスが発生する最小限のクロック・サイクル数（Ｔ）を決定する必要がある。従って、各信号（ｆ_ｉｎと２ｆ_ｉｎ）のクロック・サイクル数を、３／２×ｆ_ｉｎの出力信号を得るために、決定する必要がある。各信号（ｆ_ｉｎと２ｆ_ｉｎ）には、整数個のクロック・サイクルが必要である。
【００２１】
具体的には、最小限のクロック・サイクル数（Ｔ）は、４である。従って、Ｔは、２ｆ_ｉｎ信号の４クロック・サイクルに等しい。この期間内には、ｆ_ｉｎ信号の２クロック・サイクルと、３／２×ｆ_ｉｎ信号の３クロック・サイクルが存在する。ｆ_ｉｎと２ｆ_ｉｎの適切なサイクル数を選択して所望の新しい信号ｆ_ｏ _ｕｔ（ｆ_ｏｕｔ＝３／２×ｆ_ｉｎ）を得るマルチプレクサ制御信号を生成する為に、下記の２つの同時方程式（連立方程式）を解いてｋ１（例えば、マルチプレクサ制御信号が「高」であるトータル時間）とｋ２（例えば、マルチプレクサ制御信号が「低」であるトータル時間）を求める。
【００２２】
ｆ_ｏｕｔ＝ｋ１×（ｆ_ｉｎ）＋ｋ２×（２ｆ_ｉｎ）、ｋ１＋ｋ２＝１
【００２３】
上記方程式は、下記の方程式に等しい。
【００２４】
３／２×ｆ_ｉｎ＝ｋ１×（ｆ_ｉｎ）＋ｋ２×（２ｆ_ｉｎ）、ｋ１＋ｋ２＝１
【００２５】
上記の連立方程式を解くと、ｋ１＝１／２、ｋ２＝１／２となる。従って、制御信号（選択信号）は、２ｆ_ｉｎについて１／２×４＝２サイクル期間、「高」であり、ｆ_ｉｎについて１／２×４＝２サイクル期間、「低」である。図３に於いて、例えば、制御信号（選択信号）（マルチプレクサ制御信号として「ｍｕｘ」の符号で図示）が「高」のとき、マルチプレクサ３４は２ｆ_ｉｎ信号を選択する。制御信号（ｍｕｘ）が「低」のとき、マルチプレクサ３４はｆ_ｉｎ信号を選択する。カウンタ３８は、「２」のカウント値を有し、従って、マルチプレクサ３４を、２ｆ_ｉｎ信号の２カウント毎に、切り換える。
【００２６】
カウンタ３８のカウント値は、例えば、カウンタ３８が、出力信号の所望の周波数によって決まる適正な時点（カウント値）で、マルチプレクサ３４への切り換え信号（選択信号）を生成するように、プログラムすることができる。デジタル周波数乗算器３０が、ここに開示した原理に従って、様々な出力信号を供給する場合（ダイナミック（ｄｙｎａｍｉｃ：動的）な場合）、カウンタ３８は、プログラム可能である必要がある。デジタル周波数乗算器が特定の周波数用のみである場合（スタティック（ｓｔａｔｉｃ：静的）な場合）、カウント値は変更の必要がない。この場合、カウント値は、ハードウェアに組み込んで変更不可能にしてもよい。
【００２７】
図２のデジタル周波数乗算器３０の場合にも当てはまるが、遅延モジュールと排他的オアゲート（周波数乗算ユニット）を複製して（ｒｅｐｌｉｃａｔｅ）、縦続接続することにより、入力信号の２倍より高い周波数を有する出力信号を得ることが出来る。即ち、任意の数の周波数乗算ユニットを縦続接続することによって、より高い周波数の入力信号を供給することを必要とせずに、より高い周波数の出力信号を得ることが出来る。
【００２８】
図４に、周波数乗算ユニットが縦続接続されたデジタル周波数乗算回路６０を示す。このデジタル周波数乗算回路６０は、入力ライン７６上の入力信号ｆ_ｉｎを受信する。この入力信号ｆ_ｉｎは、所望の出力信号ｆ_ｏｕｔよりも低い任意の周波数を有し、遅延セクション６２に入力されると共に、２入力排他的オア（Ｘ−ＯＲ）ゲート６４の１つの入力端子にも入力される。遅延セクション６２は、適当な回路および／またはロジック（ｌｏｇｉｃ：論理）を介して、入力信号ｆ_ｉｎに遅延因子、即ち、遅延時間を導入することができる。この遅延セクション６２が入力信号ｆ_ｉｎに導入した遅延時間により、ライン７８に遅延信号が得られる。この遅延信号は、排他的オアゲート６４の別の１つの入力端子に入力される。
【００２９】
遅延セクション６２と排他的オアゲート６４とは、入力信号ｆ_ｉｎに対する第１の周波数乗算ユニットを形成している。具体的には、この周波数乗算ユニットは、入力信号ｆ_ｉｎの周波数に整数を乗算できる。本実施形態の場合、この周波数乗算ユニットは、入力信号ｆ_ｉｎの２倍（２×）である信号（２ｆ_ｉｎ、即ち、２×ｆ_ｉｎ）を生成できる。遅延セクション６２の遅延因子、即ち、タウ（τ）は、一般的に、Ｔ／２に選択されている（ここで、Ｔは、入力信号ｆ_ｉｎの２倍の周期を表す）。これによって、５０パーセントのデューティ・サイクルの信号が得られる。
【００３０】
排他的オアゲート６４からの２ｆ_ｉｎ信号は、遅延セクション６６と２入力排他的オアゲート６８の１つの入力端子とに供給される。遅延セクション６６は、適当な回路および／またはロジック（ｌｏｇｉｃ：論理）を介して、入力信号２ｆ_ｉｎに遅延因子、即ち、遅延時間を導入することができる。この遅延セクション６６が２ｆ_ｉｎ信号に導入した遅延時間により、ライン８０に遅延信号が得られる。このライン８０上の遅延信号は、排他的オアゲート６８の別の１つの入力端子に入力される。
【００３１】
遅延セクション６６と排他的オアゲート６８とは、２ｆ_ｉｎ信号に対する第２の周波数乗算ユニットを形成している。この周波数乗算ユニットは、２ｆ_ｉｎ信号の周波数に整数を乗算できる。本実施形態の場合、この周波数乗算ユニットは、周波数が２ｆ_ｉｎ信号の２倍（２×）である信号（４ｆ_ｉｎ、即ち、４×ｆ_ｉｎ）を生成することができる。遅延セクション６６の遅延因子、即ち、タウ（τ）は、一般的に、Ｔ／２に選択されている（ここで、Ｔは、２ｆ_ｉｎ信号の２倍の周期を表す）。これにより、５０パーセントのデューティ・サイクルの信号が得られる。
【００３２】
排他的オアゲート６４からの２ｆ_ｉｎ信号がマルチプレクサ７２の１つの入力端子に入力される一方、排他的オアゲート６８からの４ｆ_ｉｎ信号がマルチプレクサ７２の別の１つの入力端子に入力される。マルチプレクサ７２は、マルチプレクサ制御信号、即ち、マルチプレクサ選択信号に従って、入力端子に供給される上記２つの信号の一方を、出力端子から供給することができる。ある１つの状態のマルチプレクサ選択信号に従って、２ｆ_ｉｎ信号がマルチプレクサ７２の出力端子から供給される。別の１つの状態のマルチプレクサ選択信号に従って、４ｆ_ｉｎ信号がマルチプレクサ７２の出力端子から供給される。即ち、マルチプレクサ７２の出力信号は、必要に応じて、マルチプレクサ選択信号の状態により、２つの入力信号の間で切り換え可能である。即ち、２ｆ_ｉｎと４ｆ_ｉｎの一方であるマルチプレクサ７２の出力信号は、カウンタ７０により制御される。詳しくは、カウンタ７０は、適正な時点で、マルチプレクサ７２に制御信号を供給し、マルチプレクサ７２の出力信号を、２ｆ_ｉｎ信号と４ｆ_ｉｎ信号との間で切り換える。カウンタ７０がマルチプレクサ７２に制御信号を供給する適正な時点は、前述の如く算出され、出力信号の所望の周波数によって決まる。出力信号の所望の周波数は、２ｆ_ｉｎ信号の周波数と４ｆ_ｉｎ信号の周波数との間に在る。マルチプレクサ７２の出力信号は、クロック供給バッファ７４に入力される。バッファ７４の出力信号は、出力信号ｆ_ｏｕｔである。
【００３３】
カウンタ７０は、２入力排他的オアゲート６８が出力した４ｆ_ｉｎ信号によりクロック制御される。カウンタ７０が所定クロック・カウント値に達したとき、カウンタ７０は、マルチプレクサ７２に制御信号を供給する。マルチプレクサ７２は、２ｆ_ｉｎ信号か４ｆ_ｉｎ信号の一方をバッファ７４に供給する。カウンタ７０が再び所定クロック・カウント値に達すると、カウンタ７０は切り換え信号（制御信号）をマルチプレクサ７２に供給する。マルチプレクサ７２は、２ｆ_ｉｎ信号か４ｆ_ｉｎ信号の他方をバッファ７４に供給する。このマルチプレクサ７２の切り換えが必要に応じて行われ、これにより、２ｆ_ｉｎ信号と４ｆ_ｉｎ信号とが適切に組み合わされて、必要な周波数の出力信号が得られる。
【００３４】
もう１つ周波数乗算ユニットを追加すれば、出力信号ｆ_ｏｕｔは、４ｆ_ｉｎと８ｆ_ｉｎとの間で得られる。更にもう１つ周波数乗算ユニットを追加すれば、出力信号ｆ_ｏｕｔは、８ｆ_ｉｎと１６ｆ_ｉｎとの間で得られる。このようにして、高い周波数の入力信号を供給することを必要とせずに、高い周波数の出力信号を合成することが出来る。
【００３５】
以上、本発明を推奨設計および／または推奨構成に従って説明したが、ここに開示した事項の精神および適応の範囲内で、この発明を更に変更することが出来る。
【図面の簡単な説明】
【図１】
従来技術によるアナログ位相固定ループ回路のブロック図である。
【図２】
本発明の原理によるデジタル周波数乗算器のブロック図である。
【図３】
図２のデジタル周波数乗算器に実現した本発明の原理を利用して、入力信号の周波数の１より大きい非整数倍である周波数を有する任意に選択された出力信号例の生成に関連するタイミング図である。
【図４】
本発明の原理によるデジタル周波数乗算器の別の実施例のブロック図である。

Claims

デジタル周波数乗算器であって、
所定周波数の入力信号を受信し、この入力信号の該所定周波数の整数倍である周波数を有する中間信号を生成する周波数乗算手段と、
前記周波数乗算手段に接続されており、前記入力信号と前記中間信号とを受信し、制御信号に応答して、第１の所定期間、前記入力信号を、第２の所定期間、前記中間信号を選択的に出力して、前記入力信号の前記所定周波数の非整数倍である周波数を有する出力信号を生成する信号選択手段と、
前記信号選択手段に接続されており、前記制御信号を生成して、前記信号選択手段に前記制御信号を供給できる制御手段と、
を含むデジタル周波数乗算器。
請求項１記載のデジタル周波数乗算器であって、
前記制御手段が、前記出力信号についての前記非整数倍の乗数に等しい所定の非整数乗算因子に基づいて、前記制御信号を生成する、デジタル周波数乗算器。
請求項２記載のデジタル周波数乗算器であって、
前記制御信号が第１の状態の信号と第２の状態の信号から成り、
前記信号選択手段が、前記第１の状態の信号に従って、前記中間信号と前記入力信号の一方を出力し、前記第２の状態の信号に従って、前記中間信号と前記入力信号の他方を出力する、デジタル周波数乗算器。
請求項３記載のデジタル周波数乗算器であって、
前記第１の状態の信号が、第１の所定期間、前記信号選択手段に供給され、前記第２の状態の信号が、第２の所定期間、前記信号選択手段に供給される、デジタル周波数乗算器。
請求項２記載のデジタル周波数乗算器であって、
前記信号選択手段がマルチプレクサである、デジタル周波数乗算器。
請求項２記載のデジタル周波数乗算器であって、
前記制御手段がカウンタである、デジタル周波数乗算器。
請求項６記載のデジタル周波数乗算器であって、
前記カウンタが前記中間信号によってクロック制御される、デジタル周波数乗算器。
デジタル周波数乗算器であって、
入力信号の周波数の整数倍である周波数を有する中間信号を生成できる周波数乗算ユニットと、
前記周波数乗算ユニットに接続されており、前記中間信号を受信できる第１の入力端子と、前記入力信号を受信できる第２の入力端子とを有し、第１の状態の制御信号に応答して、所定期間、前記中間信号を出力し、第２の状態の制御信号に応答して、所定期間、前記入力信号を出力するように構成されており、この前記中間信号と前記入力信号の選択的出力の結果、前記入力信号の周波数の非整数倍である周波数を有する出力信号が得られるマルチプレクサと、
前記マルチプレクサに接続されており、前記第１の状態の制御信号と前記第２の状態の制御信号とを生成できる制御信号生成器と、
を含むデジタル周波数乗算器。
請求項８記載のデジタル周波数乗算器であって、
前記整数倍の乗数が２であり、前記出力信号の非整数倍周波数が、前記入力信号の所定周波数よりも高く、且つ、前記中間信号の周波数よりも低い、デジタル周波数乗算器。
請求項８記載のデジタル周波数乗算器であって、
前記周波数乗算ユニットが遅延セクションと排他的オアゲートとを含む、デジタル周波数乗算器。
請求項８記載のデジタル周波数乗算器であって、
前記制御信号生成器が、前記中間信号によってクロック制御されるカウンタである、デジタル周波数乗算器。
請求項１１記載のデジタル周波数乗算器であって、
前記カウンタが、前記中間信号のクロック制御に基づいて所定カウント値に達する度に、前記第１の状態の制御信号と前記第２の状態の制御信号を二者択一的に生成して前記マルチプレクサに供給する、デジタル周波数乗算器。
請求項１２記載のデジタル周波数乗算器であって、
前記所定カウント値が、前記出力信号の前記非整数倍の乗数に従って決定される、デジタル周波数乗算器。
入力信号の周波数の非整数倍である周波数を有する出力信号を生成する方法であって、
前記入力信号の周波数の整数倍である周波数を有する中間信号をデジタル的に生成するステップと、
前記入力信号の第１のクロック・サイクル数と前記中間信号の第２のクロック・サイクル数とが組み合わされた時に、前記入力信号の周波数の非整数倍である周波数を有する出力信号が得られるように、前記第１のクロック・サイクル数と前記第２のクロック・サイクル数を決定するステップと、
前記第１のクロック・サイクル数と前記第２のクロック・サイクル数を示す制御信号をデジタル的に生成するステップと、
前記制御信号に応答して、前記第１のクロック・サイクル数の期間、前記入力信号を、前記第２のクロック・サイクル数の期間、前記中間信号をデジタル的に選択的に出力し、この前記入力信号と前記中間信号の選択的出力の結果、前記入力信号の周波数の非整数倍である周波数を有する出力信号を得るステップと、
を含む方法。
請求項１４記載の方法であって、
前記入力信号の周波数の整数倍である周波数を有する前記中間信号をデジタル的に生成する前記ステップが、前記入力信号に遅延因子を導入して遅延信号を生成するステップと、この遅延信号と前記入力信号との排他的オア（排他的論理和）を取るステップとを含む、方法。
請求項１５記載の方法であって、
前記整数倍の乗数が２である、方法。
請求項１４記載の方法であって、
前記第１のクロック・サイクル数と前記第２のクロック・サイクル数を示す前記制御信号をデジタル的に生成する前記ステップが、デジタル・カウンタを前記中間信号によってクロック制御するステップと、所定カウント値に達した時に前記制御信号を供給するように前記カウンタを設定するステップとを含む、方法。
請求項１７記載の方法であって、
前記制御信号が、前記中間信号を選択するための第１の状態の信号と、前記入力信号を選択するための第２の状態の信号から成る、方法。
請求項１４記載の方法であって、
前記制御信号に応答して、前記第１のクロック・サイクル数の期間、前記入力信号を、前記第２のクロック・サイクル数の期間、前記中間信号をデジタル的に選択的に出力する前記ステップが、前記入力信号をマルチプレクサに入力するステップと、前記中間信号を前記マルチプレクサに入力するステップと、前記制御信号を前記マルチプレクサに供給するステップとを含む、方法。
請求項１４記載の方法であって、
前記入力信号の前記第１のクロック・サイクル数と前記中間信号の前記第２のクロック・サイクル数とを決定する前記ステップが、ｆ_ｏｕｔ＝ｋ１×（ｆ_ｉｎ）＋ｋ２×（２ｆ_ｉｎ）とｋ１＋ｋ２＝１の連立方程式を解くステップを含む、方法（ここで、ｆ_ｏｕｔは前記出力信号、ｆ_ｉｎは前記入力信号、ｋ１は前記入力信号と前記中間信号（２ｆ_ｉｎ）の一方のクロック・サイクル数、および、ｋ２は前記入力信号と前記中間信号の他方のクロック・サイクル数を表す）。