KR20200054003A - 반도체 장치를 테스트하기 위한 클럭 변환 방법 및 이를 포함하는 클럭 변환기 및 테스트 시스템 - Google Patents

반도체 장치를 테스트하기 위한 클럭 변환 방법 및 이를 포함하는 클럭 변환기 및 테스트 시스템 Download PDF

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Abstract

본 개시의 기술적 사상의 일측면에 따른 반도체 장치를 테스트하기 위한 클럭 신호를 출력하는 클럭 변환기에 있어서, 입력 클럭을 수신하는 클럭 입력 단자, 상기 입력 클럭을 수신하고, 고정된 체배 차수로 상기 입력 클럭의 주파수를 상승시킨 제1 변환 클럭을 출력하는 제1 주파수 변환 회로, 상기 입력 클럭을 수신하고, 가변적인 체배 차수로 상기 입력 클럭의 주파수를 상기 제1 변환 클럭의 주파수보다 높게 상승시킨 제2 변환 클럭를 출력하는 제2 주파수 변환 회로, 및 수신된 모드 선택 신호에 따라 상기 제1 변환 클럭 또는 상기 제2 변환 클럭을 출력하는 선택 회로를 포함할 수 있다.

Description

반도체 장치를 테스트하기 위한 클럭 변환 방법 및 이를 포함하는 클럭 변환기 및 테스트 시스템 {CLOCK CONVERTING METHOD FOR SEMICONDUCTOR DEVICE TEST AND CLOCK CONVERTER AND TEST SYSTEM THEREOF}
본 개시의 기술적 사상은 반도체 장치를 테스트하기 위해 반도체 장치로 출력하는 클럭을 생성하는 방법 및 이를 포함하는 클럭 변환기와 테스트 시스템에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 고기능화 및 대용량화되고 있다. 이에 따라 전자기기에 포함되는 반도체 장치에 대한 테스트 과정 또한 복잡해지고 있다. 일 예로서, 고성능의 메모리 반도체 장치가 피시험 장치(Device Under Test, DUT)로서 테스트 되는 경우, 피시험 장치가 높은 대역폭으로 리드, 라이트 동작과 같은 다양한 기능을 수행한다면, 테스트 장비 또한 이러한 높은 대역폭으로 테스트 하도록 설계될 필요가 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 테스트 장비를 교체하지 않고도, 모드 변경을 이용하여 다양한 대역폭을 갖는 피시험 장치를 테스트하기 위한 클럭 변환 방법 및 이를 포함하는 클럭 변환기 및 테스트 시스템을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 반도체 장치를 테스트하기 위한 클럭 신호를 출력하는 클럭 변환기에 있어서, 입력 클럭을 수신하는 클럭 입력 단자, 상기 입력 클럭을 수신하고, 고정된 체배 차수로 상기 입력 클럭의 주파수를 상승시킨 제1 변환 클럭을 출력하는 제1 주파수 변환 회로, 상기 입력 클럭을 수신하고, 가변적인 체배 차수로 상기 입력 클럭의 주파수를 상기 제1 변환 클럭의 주파수보다 높게 상승시킨 제2 변환 클럭를 출력하는 제2 주파수 변환 회로, 및 수신된 모드 선택 신호에 따라 상기 제1 변환 클럭 또는 상기 제2 변환 클럭을 출력하는 선택 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 반도체 장치를 테스트하기 위한 반도체 테스트 시스템에 있어서, 상기 반도체 장치를 테스트하기 위한 데이터를 송수신하고, 입력 클럭 및 상기 반도체 장치를 테스트하기 위한 출력 주파수의 대역에 따라 상이한 값을 갖는 모드 선택 신호를 출력하는 테스트 로직을 포함하는 자동 테스트 장비(Automatic Test Equipment) 및 상기 자동 테스트 장비와 전기적으로 연결되는 소켓 보드를 포함하며, 상기 소켓 보드는, 상기 입력 클럭을 수신하는 클럭 입력 단자, 상기 입력 클럭을 수신하고, 상기 입력 클럭의 주파수를 상승시킨 제1 변환 클럭을 출력하는 제1 주파수 변환 회로, 상기 입력 클럭을 수신하고, 상기 입력 클럭의 주파수를 상기 제1 변환 클럭의 주파수 보다 높게 상승시킨 제2 변환 클럭를 출력하는 제2 주파수 변환 회로 및 수신된 상기 모드 선택 신호에 따라 상기 제1 변환 주파수 또는 상기 제2 변환 주파수에 기초하여 상기 출력 클럭을 상기 반도체 장치로 출력하는 선택 회로를 포함하는 클럭 변환기를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 반도체 장치를 테스트하기 위한 클럭 신호를 변환하는 방법에 있어서, 입력 클럭을 수신하는 단계, 제1 주파수 변환 회로에 의해, 상기 입력 클럭의 주파수를 제1 체배 차수로 상승시킨 제1 변환 클럭을 출력하는 단계, 제2 주파수 변환 회로에 의해, 서로 다른 대역의 발진 주파수를 생성하는 복수의 전압 제어 발진기들 중 하나에서 생성되며, 상기 제1 체배 차수 이상으로 상기 입력 클럭을 체배한 제2 변환 클럭을 출력하는 단계 및 수신된 모드 선택 신호에 따라 상기 제1 변환 클럭 또는 상기 제2 변환 클럭을 출력하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따르면, 피시험 장치가 요구하는 대역폭을 갖는 클럭을 출력할 수 있도록 소켓 보드 내에서 모드 변경이 가능하여, 별도의 장치를 구비하지 않고도 다양한 대역대의 클럭을 생성할 수 있다. 이에 따라, 테스트 장비를 교체하기 위한 비용을 절감할 수 있으며, 다양한 종류의 피시험 장치를 테스트할 수 있다.
도 1은 본 개시의 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 2는 본 개시의 실시예에 따른 소켓 보드를 설명하기 위한 블록도이다.
도 3은 본 개시의 실시예에 따른 클럭 변환기를 설명하기 위한 도면이다.
도 4는 본 개시의 실시예에 따른 XOR 게이트를 설명하기 위한 도면이다.
도 5는 본 개시의 실시예에 따른 제2 주파수 변환 회로를 설명하기 위한 도면이다.
도 6은 본 개시의 실시예에 따른 제2 주파수 변환 회로를 상세히 설명하기 위한 도면이다.
도 7은 본 개시의 실시예에 따른 제2 주파수 변환 회로를 상세히 설명하기 위한 도면이다.
도 8a 및 도 8b는 본 개시의 실시예에 따른 제1 주파수 변환 회로에서의 입력 클럭, 출력 클럭 및 데이터를 설명하기 위한 데이터 흐름도이다.
도 9는 본 개시의 실시예에 따른 제2 주파수 변환 회로에서의 입력 클럭, 출력 클럭 및 데이터를 설명하기 위한 데이터 흐름도이다.
도 10은 본 개시의 실시예에 따른 반도체 장치를 테스트하기 위한 출력 클럭을 생성하는 방법을 설명하기 위한 흐름도이다.
도 11은 본 개시의 실시예에 따른 반도체 장치를 테스트하기 위한 출력 클럭을 생성하는 방법을 세부적으로 설명하기 위한 흐름도이다.
도 12는 본 개시의 실시예에 따른 테스트 시스템을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 1을 참조하면, 반도체 장치를 테스트하기 위한 테스트 시스템(10)은 소켓 보드(100) 및 테스트 로직(200)과 함께, 테스트가 수행될 하나 이상의 피시험 장치(Device Under Test, DUT)(300)를 포함할 수 있다. 소켓 보드(100)는 제1 주파수 변환 회로(110), 제2 주파수 변환 회로(120) 및 선택 회로(130)를 포함할 수 있다.
본 개시의 실시예에 따르면, 제1 주파수 변환 회로(110)는 입력 클럭(CKI)을 고정된 체배 차수로 상승시킬 수 있으며, 제2 주파수 변환 회로(110)는 입력 클럭(CKI)을 가변적인 체배 차수로 상승시킬 수 있다. 일 예로, 제1 주파수 변환 회로(110)는 입력 클럭(CKI)을 2 체배하며, 제2 주파수 변환 회로는 4 체배 또는 8 체배 또는 다양한 배수로 입력 클럭(CKI)을 체배할 수 있다. 다른 예로, 제2 주파수 변환 회로(120)는 제1 주파수 변환 회로(110) 보다 입력 클럭(CKI)을 높게 상승시킬 수 있다. 또 다른 예로, 제1 주파수 변환 회로(110)는 XOR(Exclusive OR) 게이트를 포함하는 XOR 회로로 구현될 수 있으며, 제2 주파수 변환 회로(120)는 PLL(Phase Locked Loop)을 포함하는 PLL 회로로 구현될 수 있다. 이하에서, 체배 차수란, 입력 신호의 주파수를 곱한 정수를 의미할 수 있다.
소켓 보드(100)는 테스트 로직(200)에서 출력된 신호(CKI)를 처리하여 피시험 장치(300)로 출력하도록 다양한 형태와 위치로 구현될 수 있다. 이 경우, 테스트 로직(200)은 자동화된 테스트 장비(Automatic Test Equipment, ATE)에 포함될 수 있으며, 소켓 보드(100)는 테스트 장비의 일 측면에 위치할 수 있다.
테스트 로직(200)은 피시험 장치(300)를 테스트하기 위하여 입력 클럭(CKI) 및 데이터(DQ)를 출력할 수 있다. 예컨대, 테스트 로직(200)은 출력한 입력 클럭(CKI)에 알맞은 데이터(DQ)가 수신했는지 여부에 기초하여, 피시험 장치(300)를 테스트할 수 있다. 피시험 장치(300)는 입력 클럭(CKI)에 기초한 출력 클럭(CKO) 및 데이터(DQ)를 수신할 수 있다. 데이터(DQ)는 테스트 로직(200) 및 피검사 장치(300)사이에서 송수신되며, 소켓 보드(100)를 경유하여 송수신될 수 있다.
도 1을 참조하면, 피시험 장치(300)는 하나의 반도체 장치로 도시되었으나,이는 설명의 편의를 위한 것이며, 피시험 장치(300)는 복수의 반도체 장치들을 포함할 수 있다. 일 예로서 반도체 장치는 메모리 셀 어레이를 포함하는 메모리 장치일 수 있다. 예컨대, 메모리 장치는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 억세스 메모리(Dynamic Random Access Memory, DRAM)일 수 있다. 또는, 메모리 장치는 플래시(flash) 메모리, MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 및 ReRAM(Resistive RAM) 등의 불휘발성 메모리에 해당할 수도 있을 것이다.
본 개시의 일 실시예에 따르면, 소켓 보드(100)는 테스트 로직(200)으로부터 수신한 입력 클럭(CKI)을 피시험 장치(300)에 호환되도록 처리하여 출력 클럭(CKO)을 출력할 수 있다. 예컨대, 테스트 로직(200)이 출력할 수 있는 입력 클럭(CKI)의 대역폭이 x Gbps (예컨대, x는 정수)로 한정되어 있는 경우, 소켓 보드(100)는 입력 클럭(CKI)을 체배하여 2x Gbps 또는 4x Gbps 등 입력 클럭(CKI)의 대역폭보다 높은 대역폭을 갖는 출력 클럭(CKO)을 출력하도록 구비될 수 있다. 소켓 보드(100)는 출력 클럭(CKO)과 함께 반전 출력 클럭(CKO’)을 출력할 수 도 있다. 이 경우, 소켓 보드(100)는 입력 클럭(CKI)이 수신되는 채널의 개수와 출력 클럭(CKO)이 출력되는 채널의 개수가 동일할 수 있다.
본 개시의 일 실시예에 따르면, 소켓 보드(100)는 테스트 로직(200)으로부터 모드 선택 신호(MSEL)를 수신하여, 제1 주파수 변환 회로(110) 및 제2 주파수 변환 회로(120) 중 어느 하나에서 출력된 신호를 선택하고, 피시험 장치(300)에 출력 클럭(CKO)을 전송할 수 있다. 일 예로서, 선택 회로(130)는 제1 값을 갖는 모드 선택 신호(MSEL)를 수신하면, 제1 주파수 변환 회로(110)로부터 수신한 신호를 증폭시켜 출력 클럭(CKO)으로서 제공할 수 있다. 다른 예로서, 선택 회로(130)는 제2 값을 갖는 모드 선택 신호(MSEL)를 수신하면, 제2 주파수 변환 회로(120)로부터 수신한 신호를 증폭시켜 출력 클럭(CKO)으로서 제공할 수 있다.
제1 주파수 변환 회로(110)는 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)을 수신할 수 있다. 입력 클럭(CKI)은 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)을 포함할 수 있으며, 일 예로서, 테스트 로직(200)은 제1 입력 클럭(CKIA)의 위상에서 90 도 만큼 시프트된 위상을 가지며, 제1 입력 클럭(CKIA)과 주파수는 동일한 제2 입력 클럭(CKIB)을 출력할 수 있다.
제1 주파수 변환 회로(110)는 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)을 XOR 연산하여 주파수를 2 체배한 주파수 신호를 선택 회로(130)에 출력할 수 있다. 제2 주파수 변환 회로(120)는 제1 입력 클럭(CKIA)을 기준 주파수 신호로 하여, 위상 고정 동작을 수행할 수 있다. 이 경우, 제2 주파수 변환 회로(120)에 포함된 복수의 전압 제어 발진기들 각각에 할당된 주파수 대역의 신호를 출력할 수 있으며, 자세한 내용은 도 6에서 후술하기로 한다.
본 개시의 실시예에 따르면, 제1 주파수 변환 회로(110)는 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)을 실시간으로 XOR 연산을 수행하기 때문에 지연 시간이 적게 발생하며, 넓은 주파수 대역을 커버할 수 있다는 특징이 있다. 제2 주파수 변환 회로(120)는, 제1 입력 클럭(CKIA)과 제2 주파수 변환 회로(120)에서 출력된 신호를 피드백하여 위상을 비교함으로서 출력 클럭(CKO)의 노이즈를 줄일 수 있다. 또한, 제2 주파수 변환 회로(120)는 임의의 배수로 주파수 체배가 가능하며, 입력 채널의 개수가 제1 주파수 변환 회로(110)보다 적을 수 있다.
이에 따라, 본 개시의 예시적 실시예에 따르면, 제2 주파수 변환 회로(120)는 주파수 체배가 자유롭기 때문에 낮은 입력 클럭(CKI)으로도 높은 주파수를 갖는 출력 클럭(CKO)을 생성하도록 동작할 수 있다. 또한, 제2 주파수 변환 회로(120)는 위상 차이를 감지하는 동작을 수행함으로서, 입력 클럭(CKI)에 노이즈가 발생하더라도, 노이즈가 적은 출력 클럭(CKO)을 생성할 수 있다. 한편, 제1 주파수 변환 회로(110)는 제2 주파수 변환 회로(120)에 비해서 낮은 주파수 대역의 출력 클럭(CKO)을 생성하도록 동작할 수 있다. 또한, XOR 게이트를 포함하는 제1 주파수 변환 회로(110)는 입력 클럭(CKI)의 주파수가 실시간으로 변하더라도 출력 클럭(CKO)을 딜레이 없이 생성할 수 있기 때문에, 가변적인 주파수를 갖는 출력 클럭(CKO)을 요구하는 피시험 장치(300)를 테스트 하기 위하여 동작할 수 있다.
도 2는 본 개시의 실시예에 따른 소켓 보드를 설명하기 위한 블록도이다.
도 2를 참조하면, 소켓 보드(100)는 복수의 소켓 칩들(105_1~105_N)을 포함할 수 있으며, 각각의 소켓 칩(105)은 제1 주파수 변환 회로(110), 제2 주파수 변환 회로(120) 및 선택 회로(130)를 포함할 수 있으며, 입력 터미네이션(RI), 클럭 입력 단자(IT) 및 클럭 출력 단자(OT)를 더 포함할 수 있다.
일 예로서, 복수의 소켓 칩들(105_1~105_N)은 서로 적층되어 하나로 패키징될 수 있다. 다른 예로서, 복수의 소켓 칩들(105_1~105_N)은 각각 소켓 보드(100) 상에 이격되어 2차원적으로 배치될 수도 있다. 즉, 복수의 소켓 칩들(105_1~105_N)은 피검사 장치(300)로 소켓 칩들(105_1~105_N) 각각의 출력 클럭들(CKO[0]~CKO[N]) 및/또는 반전 출력 클럭들(CKO’[0]~CKO’[N])을 출력할 수 있는 다양한 형태로 소켓 보드(100)에 포함될 수 있다. 예컨대, 복수의 피검사 장치(300)를 테스트하고자 하는 경우, 제1 피검사 장치로 제1 출력 클럭(CKO[0]) 및 반전 제1 출력 클럭(CKO’[0])을 출력하며, 제2 피검사 장치로 제2 출력 클럭(CKO[1]) 및 반전 제2 출력 클럭(CKO’[1])을 제공할 수 있다. 또한, 검사 로직(200)은 제1 피검사 장치를 테스트하기 위해 입력 클럭(CKIA[0], CKIB[0])을 출력할 수 있으며, 제2 피검사 장치를 테스트하기 위해 입력 클럭(CKIA[1], CKIB[1])을 출력할 수 있다.
소켓 보드(100)는 다양한 신호 및 전압을 입력하기 위한 복수의 단자들을 포함할 수 있다. 소켓 보드(100)는 소켓 보드(100) 및/또는 피시험 장치(300)의 전원 공급을 위하여, 공급 전압(VCC) 단자, 접지 전압(VEE) 단자 및 접지(GND) 단자를 포함할 수 있다.
소켓 보드(100)는 복수의 입력 클럭(CKI) 단자들을 포함할 수 있다. 예컨대, 제1 소켓 칩(105_1)에 입력되는 제1 입력 클럭(CKIA[0]), 제1 소켓 칩(105_1)에 입력되는 제2 입력 클럭(CKIB[0])을 출력하기 위한 단자를 포함할 수 있으며, 각각의 소켓 칩(105)의 클럭 입력 단자(IT)를 통해 입력되는 제1 입력 클럭들(CKIA[0]~[N])과 제2 입력 클럭들(CKIB[0]~[N])을 출력하기 위한 복수의 단자들을 포함할 수 있다. 소켓 보드(100)는 교류 신호인 입력 클럭(CKI) 및 소켓 칩(105)에 포함된 각각의 구성에서 입력 또는 출력되는 교류 신호들을 로지컬하게 판단(예컨대, 로직 하이 또는 로직 로우로 판단)하기 위한 참조 전압(VREF) 단자를 포함할 수 있다. 소켓 보드(100)는 선택 회로(130)를 포함하는 소켓 칩(105)에 포함된 다양한 구성에 공급되는 최대 구동 전압(VOH) 및 구동 전압 스윙 레벨(VR)을 결정하는 단자를 포함할 수 있다. 소켓 보드(100)는 선택 회로(130)에 인가되는 모드 선택 신호(MSEL) 및 제2 주파수 변환 회로(120)에 인가되는 발진기 선택 신호(OSEL)를 수신하는 단자를 포함할 수 있다.
소켓 보드(100)는 다양한 신호 및 전압을 출력하기 위한 복수의 단자들을 포함할 수 있다. 소켓 보드(100)는 복수의 소켓 칩들(105_1~105_N)에서 출력되는 출력 클럭들(CKO[0]~CKO[N]) 및 반전 출력 클럭들(CKO’[0]~CKO’[N])을 피검사 장치(300)로 전송하기 위한 단자들을 포함할 수 있다. 각각의 소켓 칩(105)의 구성 및 기능에 대해서는 도 3에서 후술한다.
도 3은 본 개시의 실시예에 따른 클럭 변환기를 설명하기 위한 도면이다.
도 3에 따르면, 각각의 소켓 칩(105)은 클럭 변환기(107)를 포함하며, 클럭 변환기(107)는 제1 주파수 변환 회로(110), 제2 주파수 변환 회로(120), 선택 회로(130), 클럭 입력 단자(IT) 및 클럭 출력 단자(OT)를 포함할 수 있다. 또한, 클럭 변환기(107)는 클럭 입력 단자(IT)로부터 바라본 입력 임피던스를 매칭하기 위한 입력 터미네이션(RI)을 더 포함할 수 있다.
본 개시의 실시예에 따르면, 제1 주파수 변환 회로(110)는 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)을 수신하여 제1 변환 클럭(CKX) 및/또는 반전 제1 변환 클럭(CKX’)을 출력할 수 있다. 예컨대, 제1 변환 클럭(CKX)의 주파수는 제1 입력 클럭(CKIA)의 주파수 보다 2 배만큼 높을 수 있다. 이를 위해, 제1 주파수 변환 회로(110)는 XOR 게이트를 포함하는 집적 회로로 구현될 수 있다. 예컨대, 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)을 XOR 연산하여 제1 변환 클럭(CKX)을 생성하는 XOR 게이트를 포함할 수 있으며, 제1 변환 클럭(CKX)의 반전 신호인 반전 제1 변환 클럭(CKX’)을 생성하는 인버터를 포함할 수 있다.
도 4는 본 개시의 실시예에 따른 XOR 게이트를 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 제1 주파수 변환 회로(110)는 XOR 게이트(111)를 포함할 수 있으며, XOR 게이트(111)는 하드웨어 또는 소프트웨어 등 다양한 형태로 구현될 수 있다. XOR 게이트(111)는 공지된 진리표에 따라, 제1 입력과 제2 입력이 각각 0, 0이거나 1, 1인 경우에는 0을 출력하며, 제1 입력과 제2 입력이 0, 1이거나 1, 0인 경우에는 1을 출력하는 배타적 OR 연산을 수행할 수 있다. 본 개시에 따른 XOR 게이트(111)에 입력되는 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)은 1/4 주기 또는 90도 만큼 시프트된 위상을 가질 수 있다. 90도 만큼 시프트된 위상을 갖는 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)이 입력됨에 따라, XOR 게이트(111)는 주파수가 두 배로 체배된 제1 변환 클럭(CKX)을 출력할 수 있다.
본 개시의 실시예에 따른 제1 주파수 변환 회로(110) 및 XOR 게이트(111)에 따르면, 90도 만큼 시프트된 입력 클럭(CKI)을 수신하여 실시간으로 제1 변환 클럭(CKX)을 생성할 수 있어 딜레이를 줄일 수 있으며, 입력 클럭(CKI)의 주파수에 제한이 없기 때문에 넓은 대역의 주파수를 커버할 수 있다. 그러나, 제1 주파수 변환 회로(110)는 입력 주파수를 2 배로 체배하는 한계가 있다.
다시 도 3을 참조하면, 제2 주파수 변환 회로(120)는 제1 입력 클럭(CKIA)을 수신하여 제2 변환 클럭(CKY) 및/또는 반전 제2 변환 클럭(CKY’)을 출력할 수 있다. 예컨대, 제2 변환 클럭(CKY)의 주파수는 제1 입력 클럭(CKIA)의 주파수 보다 N 배만큼 높을 수 있으며, N은 1 보다 큰 정수가 될 수 있다.
이를 위해, 제2 주파수 변환 회로(120)는 위상 고정 루프(PLL)로 구현될 수 있다. 예컨대, 제2 주파수 변환 회로(120)는 제1 입력 클럭(CKIA)과 피드백된 제2 변환 클럭(CKY)의 위상을 비교하여, 위상의 차이에 따른 신호를 발생시키고, 발생된 신호를 전압으로 변환하여, 변환된 전압에 따른 발진 신호를 출력할 수 있다. 제2 주파수 변환 회로(120)는 적어도 하나의 전압 제어 발진기들을 포함할 수 있으며, 발진기 선택 신호(OSEL)에 따라 복수의 전압 제어 발진기들 중 원하는 주파수 대역을 출력하는 발진기를 선택할 수 있다. 이와 관련하여 도 5 및 도 6에서 후술하기로 한다.
본 개시의 실시예에 따르면, 제2 변환 클럭(CKY)이 가질 수 있는 주파수의 최대값은 제1 변환 클럭(CKX)이 가질 수 있는 주파수의 최대값 보다 높은 주파수를 가질 수 있다. 예컨대, 제1 주파수 변환 회로(110)는 XOR 연산을 통해 주파수를 2 체배할 수 있으며, 제2 주파수 변환 회로(120)는 분주기(125)의 분주비를 임의적으로 제어함으로서, 다양한 배수로 체배(예컨대, 4 체배 등)된 제2 변환 클럭(CKY)을 출력할 수 있다.
제2 주파수 변환 회로(120)를 이용하여 고주파수의 출력 클럭(CKO)을 생성한다면, 입력 클럭(CKI)의 주파수를 낮출 수 있다. 예컨대, 20Gbps의 출력 클럭(CKO)이 생성되어야 하는 경우, 제1 주파수 변환 회로(110)는 10Gbps의 주파수를 갖는 입력 클럭(CKI)이 필요하지만, 제2 주파수 변환 회로(120)는 주파수를 4 체배하는 것도 가능하기 때문에, 단지 5Gbps의 주파수를 갖는 입력 클럭(CKI)이 필요할 뿐이다. 따라서, 테스트 로직(200)이 높은 입력 클럭(CKI)을 출력해야 할 비용과 시간을 줄일 수 있다.
본 개시의 실시예에 따른 클럭 변환기(107)는 제1 입력 클럭(CKIA) 및/또는 제2 입력 클럭(CKIB)을 제1 주파수 변환 회로(110) 및 제2 주파수 변환 회로(120)에 입력하기 위한 전송 선로를 구비할 수 있다. 제1 입력 클럭(CKIA)이 입력되는 클럭 입력 단자(IT)로부터 제1 주파수 변환 회로(110)에 제1 전송 선로가 연결되고, 제1 주파수 변환 회로(110)에 연결된 전송 선로가 분기되어 제2 주파수 변환 회로(120)에 제1 전송 선로가 연결될 수 있다. 한편, 제2 입력 클럭(CKIB)이 입력되는 클럭 입력 단자(IT)로부터 제1 주파수 변환 회로(110)에 제2 전송 선로가 연결될 수 있다. 또한, 제1 전송 선로 및 제2 전송 선로로부터 분기된 전송 선로를 따라 입력 터미네이션(RI)이 구비될 수 있으며, 입력 터미네이션(RI)과 직렬로 연결된 스위치를 구비할 수 있다.
본 개시의 실시예에 따른 입력 터미네이션(RI)은 클럭 입력단과 제1 주파수 변환 회로(110)에 병렬로 연결되며, 입력 터미네이션(RI)의 임피던스 값은 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)의 클럭 입력 단자(IT)에서 제1 주파수 변환 회로(110) 및 제2 주파수 변환 회로(120)의 방향으로 바라본 임피던스와, 반대의 방향으로 바라본 임피던스가 임피던스 매칭이 되도록 설계된 값이 될 수 있다.
한편, 입력 터미네이션(RI)은 터미네이션 인에이블 신호에 따라 활성화 될 수 있다. 예컨대, 입력 터미네이션(RI)은 스위치와 직렬로 연결되며, 터미네이션 인에이블 신호(TE)는 스위치를 턴온 또는 턴오프하도록 제어할 수 있다. 터미네이션 인에이블 신호(TE)는 테스트 로직(200)으로부터 소켓 보드(100)를 통해 클럭 변환기(107)로 입력될 수 있다.
본 개시의 실시예에 따른 선택 회로(130)는 제1 변환 클럭(CKX), 반전 제1 변환 클럭(CKX’), 제2 변환 클럭(CKY), 반전 제2 변환 클럭(CKY’)을 수신하고, 수신된 클럭들 중 적어도 하나를 선택하여 증폭시킨 출력 클럭(CKO) 및 반전 출력 클럭(CKO’)을 출력할 수 있다.
선택 회로(130)는 멀티플렉서(131) 및 연산 증폭기 회로(132)를 포함할 수 있다. 멀티 플렉서(131)는 모드 선택 신호(MSEL)에 따라 제1 주파수 변환 회로(110) 및 제2 주파수 변환 회로(120) 중 어느 하나에서 출력된 신호를 선택하고, 선택된 신호를 선택 클럭(CKS)으로서 출력할 수 있다. 예컨대, 멀티 플렉서(131)는 제1 값을 갖는 모드 선택 신호(MSEL)를 수신하면, 제1 주파수 변환 회로(110)로부터 입력된 제1 변환 클럭(CKX)을 선택 클럭(CKS)으로서 출력하고, 반전 제1 변환 클럭(CKX’)을 반전 선택 클럭(CKS’)으로서 출력할 수 있다.
연산 증폭기 회로(132)는 수신된 선택 클럭(CKS) 및 반전 선택 클럭(CKS’)을 각각 증폭한 출력 클럭(CKO) 및 반전 출력 클럭(CKO’)을 출력할 수 있다. 본 개시의 실시예에 따르면, 연산 증폭기 회로(132)는 최대 구동 전압 레벨(VOH) 및 최소 구동 전압 레벨(VOL)에 기초하여 선택 클럭(CKS) 및 반전 선택 클럭(CKS’)을 증폭시킬 수 있다. 이 경우, 최소 구동 전압 레벨(VOL)은 전술한 도 2의 소켓 보드(100)에서 외부로부터 수신한 최대 구동 전압 레벨(VOH)에서 구동 전압 스윙 레벨(VR)을 차감한 값이 될 수 있다. 일 예로, 연산 증폭기 회로(132)는 선택 클럭(CKS)을 최대 구동 전압 레벨(VOH) 이하, 최소 구동 전압 레벨(VOL) 이상으로 증폭시킨 출력 클럭(CKO)을 생성할 수 있다.
도 5는 본 개시의 실시예에 따른 제2 주파수 변환 회로를 설명하기 위한 도면이다.
도 5를 참조하면, 제2 주파수 변환 회로(120)는 위상 검출부(121), 차지 펌프부(122), 루프 필터부(123), 전압 제어 발진부(124) 및 분주기(125)를 포함할 수 있다. 위상 검출부(121)는 제1 입력 클럭(CKIA)과 분주기(125)로부터 피드백된 클럭의 위상을 비교하고, 차지 펌프부(122)는 위상의 차이에 따른 신호를 생성하며, 루프 필터부(123)는 발생된 신호를 전압으로 변환하고, 전압 제어 발진부(124)는 변환된 전압에 따른 발진 신호를 출력하며, 분주기(125)는 발진 신호의 주파수를 분주하여 위상 검출부(121)로 제공할 수 있다. 즉, 제2 주파수 변환 회로(120)는 위상 고정 루프(PLL)로 구현될 수 있다.
제2 주파수 변환 회로(120)는 발진기 선택 신호(OSEL)를 수신하여, 전압 제어 발진부(124)에 포함된 복수의 전압 제어 발진기들 중 하나를 선택하고, 선택된 전압 제어 발진기의 출력을 기초로 제2 변환 클럭(CKY)을 출력할 수 있다. 관련하여, 도 6에서 후술하기로 한다.
도 6은 본 개시의 실시예에 따른 제2 주파수 변환 회로를 상세히 설명하기 위한 도면이다.
본 개시의 예시적 실시예에 따른 위상 검출기(121)는 분주기(125)로부터 출력된 분주 클럭(CKD)과 제1 입력 클럭(CKIA)의 위상 차이를 비교하고, 위상차 신호(DSIG)를 생성할 수 있다. 위상차 신호(DSIG)는 업 검출 신호(D_UP) 및 다운 검출 신호(D_DOWN)를 포함할 수 있다.
도 6을 참조하면, 위상 검출부(121)는 제1 플립플롭(121a), 제2 플립플롭(121b), AND 게이트(121c) 및 지연부(121d)를 포함할 수 있다. 제1 입력 클럭(CKIA)은 제1 플립플롭(121a)의 클럭 입력단(CK)에 입력되며, 분주기(125)로부터 출력된 분주 클럭(CKD)은 제2 플립플롭(121b)의 클럭 입력단(CK)에 입력될 수 있다. 플립플롭들(121a, 121b)의 데이터 입력단(D)은 전원 전압(VCC)과 연결될 수 있다. 제1 플립플롭(121a)의 데이터 출력단(Q)에서는 업 검출 신호(D_UP)를 출력할 수 있으며, 제2 플립플롭(121b)의 데이터 출력단(Q)에서는 다운 검출 신호(D_DOWN)를 출력할 수 있다. 예컨대, 업 검출 신호(D_UP)란 분주 신호(CKD)보다 위상이 앞선 제1 입력 클럭(CKIA)이 입력되었음을 지시하는 신호이며, 다운 검출 신호(D_DOWN)은 그 반대를 지시하는 신호이다. AND 게이트(121c)는 업 검출 신호(D_UP) 및 다운 검출 신호(D_DOWN)를 수신하여 AND 연산을 수행한다. 지연부(121d)는 앤드 게이트(121c)의 출력을 미리 정해진 시간 만큼 지연시키고, 플립플롭들(121a, 121b)들의 리셋(Re) 단자에 리셋 신호를 제공 할 수 있다. 차지 펌프부(122)에 포함된 차지 펌프 전류원들(122a, 122b)이 턴 온 또는 턴 오프 동작을 수행하는 동안 일정한 시간을 필요로 하기 때문에, 지연부(121d)는 출력을 일정 시간 만큼 지연시킬 수 있다.
위상 검출부(121)는 제1 입력 클럭(CKIA)의 위상이 분주 클럭(CKD)의 위상 보다 빠른 경우에는 업 검출 신호(D_UP)를 차지 펌프부(122)로 전송하며, 그 반대의 경우에는 다운 검출 신호(D_DOWN)를 전송할 수 있다.
본 개시의 실시예에 따르면, 차지 펌프부(122)는 수신한 위상차 신호(DSIG)에 기초하여 루프 필터부(123)에 전하를 공급하거나, 루프 필터부(123)의 전하를 방전시킬 수 있다. 즉, 차지 펌프부(122)는 위상차 신호(DSIG)를 전하의 이동으로 변환할 수 있다. 예를 들어, 차지 펌프부(122)는 업 검출 신호를 수신하면, 포지티브 전하 펌핑 동작을 수행하여, 루프 필터부(123)에 전하를 공급할 수 있더, 다른 예로, 차지 펌프부(122)는 다운 검출 신호를 수신하면, 네거티브 전하 펌핑 동작을 수행하여, 루프 필터부(123)의 전하를 방전시킬 수 있다.
도 6을 참조하면, 차지 펌프부(122)는 업 검출 신호(D_UP)의 로직 하이에 의해 턴온되는 스위치(122c)를 포함하며, 다운 검출 신호(D_DOWN)의 로직 하이에 의해 턴온되는 스위치(122d)를 포함할 수 있다. 업 검출 신호(D_UP)를 수신하는 경우, 차지 펌프 전류원(122a)은 루프 필터부(123)에 전류를 공급할 수 있다. 다운 검출 신호(D_DOWN)를 수신하는 경우, 차지 펌프 전류원(122b)은 루프 필터부(123)의 전류를 드레인할 수 있다.
본 개시의 실시예에 따르면, 루프 필터부(123)는 차지 펌프부(122)에 의해 충전된 전하 또는 방전된 전하에 대응하는 발진 제어 전압(VCTR)을 전압 제어 발진부(124)에 제공할 수 있다. 루프 필터부(123)는 로우 패스 필터, 밴드 패스 필터, 하이 패스 필터 등 다양한 필터로 구현될 수 있으며, 수동 소자로 구성되는 것을 예시하였으나, 능동 소자로 구성되는 필터로 구현될 수도 있다.
도 6을 참조하면, 루프 필터부(123)는 커패시터들(C1, C2) 및 저항(R1)을 포함할 수 있다. 제1 커패시터(C1)는 차지 펌프부(122)로부터 출력된 전하를 충전 또는 방전하여 발진 제어 전압(VCTR)을 생성하며, 저항(R1)은 일정한 시정수(time constant)를 갖도록 설계되어, 루프 필터부(123)의 전류 또는 전압의 급격한 변화를 방지할 수 있다. 제2 커패시터(C2)는 위상 고정 루프가 록(lock) 되었을 때 흐르는 임펄스 전류를 흡수할 수 있다.
도 7은 본 개시의 실시예에 따른 제2 주파수 변환 회로를 상세히 설명하기 위한 도면이다.
도 7을 참조하면, 전압 제어 발진부(124)는 복수의 전압 제어 발진기들(126) 및 발진 전압 선택 회로(127)를 포함할 수 있다. 전압 제어 발진부(124)는 수신된 발진기 선택 신호(OSEL)에 기초하여 복수의 전압 제어 발진기들(126) 중 하나에서 출력된 발진 신호를 제2 변환 클럭(CKY) 및/또는 반전 제2 변환 클럭(CKY’)으로서 제공할 수 있다.
일 예로서, 발진기 선택 신호(OSEL)는 복수의 전압 제어 발진기들(126)에 제공될 수 있다. 이 경우, 적어도 하나의 전압 제어 발진기(126)는 발진기 선택 신호(OSEL)에 기초하여 활성화되며, 나머지 전압 제어 발진기들(126)은 비활성화될 수 있다. 활성화된 전압 제어 발진기(126)에서 출력된 발진 신호(예컨대, OS_1)은 발진 전압 선택 회로(127)를 경유하여 제2 변환 클럭(CKY)으로서 출력될 수 있다. 또한, 발진 전압 선택 회로(127)는 활성화된 전압 제어 발진기(126)에서 출력된 발진 신호(예컨대, OS_1)를 반전시켜 반전 제2 변환 클럭(CKY’)을 출력할 수 있다.
다른 예로서, 발진기 선택 신호(OSEL)는 발진 전압 선택 회로(127)에 제공될 수도 있다. 발진 전압 선택 회로(127)는 발진기 선택 신호(OSEL)에 기초하여, 제2 변환 클럭(CKY)으로서 출력시킬 발진 신호(예컨대, OS_2)를 선택하여 출력할 수 있다. 또한, 상기 발진 신호(예컨대, OS_2)를 반전시켜 반전 제2 변환 클럭(CKY’)을 출력할 수 있다. 예컨대, 발진 전압 선택 회로(127)는 발진기 선택 신호(OSEL)를 제어 입력으로 수신하여, 복수의 발진 신호들(OS_1~OS_N) 중 하나를 선택하는 멀티플렉서와, 선택된 전압인 제2 변환 클럭(CKY)을 반전시키는 인버터가 포함될 수 있다.
또 다른 예로서, 발진기 선택 신호(OSEL)는 상술한 예의 조합으로서, 복수의 전압 제어 발진기들(126) 및 발진 전압 선택 회로(127)에 제공될 수 있다. 이 경우, 복수의 전압 제어 발진기들(126) 중 발진기 선택 신호(OSEL)에 의해 활성화된 전압 제어 발진기(126)가 발진 신호(예컨대, OS_1)를 출력하며, 선택 회로(127)는 상기 출력된 발진 신호(예컨대, OS_1)를 제외한 나머지 발진 신호들(예컨대, OS_2~OS_N)은 출력하지 않을 수 있다. 즉, 발진 전압 선택 회로(127)는 발진기 선택 신호(OSEL)에 의해 선택된 전압 제어 발진기(126)의 전압만을 제2 변환 클럭(CKY) 및 반전 제2 변환 클럭(CKY’)으로서 출력할 수 있다.
본 개시의 실시예에 따르면, 각각의 전압 제어 발진기(126)는 서로 다른 대역의 주파수 신호를 갖는 전압을 출력할 수 있다. 예컨대, 제1 발진기(126_1)는 1 Gbps 부터 3 Gbps의 주파수를 가지는 발진 신호(OS_1)를 출력할 수 있으며, 제2 발진기(126_2)는 3 Gbps 부터 5 Gbps의 주파수를 가지는 발진 신호(OS_2)를 출력할 수 있다. 이 경우, 피검사 장치(300)로 4 Gbps의 주파수를 갖는 출력 클럭(CKO)을 출력하고자 하는 경우, 테스트 로직(200)은 제2 발진기(126_2)의 선택을 지시하는 발진기 선택 신호(OSEL)를 전압 제어 발진기(126) 및/또는 발진 전압 선택 회로(127)에 전송할 수 있다. 다만, 이러한 주파수 값은 설명의 편의를 위한 예시적인 것에 불과하며, 다양한 주파수 대역을 가질 수 있다.
본 개시의 실시예에 따른 분주기(125)는 제2 변환 클럭(CKY)을 입력받고, 주파수를 분주한 분주 클럭(CKD)을 출력할 수 있다. 예컨대, 제1 입력 클럭(CKIA)에 비하여 n 배가 체배된 제2 변환 클럭(CKY)을 출력하고자 하는 경우, 분주기(125)는 제2 변환 클럭(CKY)의 주파수를 n 배만큼 분주한 분주 클럭(CKD)을 위상 검출부(121)로 전송할 수 있다. 위상 검출부(121)는 제1 입력 클럭(CKIA)과 제2 변환 클럭(CKY)이 n 배만큼 분주된 분주 클럭(CKD)을 비교하여 위상 차이를 보정하기 위한 위상차 신호(DSIG)를 생성할 수 있다.
한편, 분주기(125)는 주파수를 분주할 수 있는 다양한 형태의 회로로 설계될 수 있으며, 분주기(125)는 병렬 또는 직렬 카운터를 포함할 수 있으며, 카운터는 적어도 하나의 플립플롭들을 포함할 수 있다. 예컨대, 카운터는 Modulo-n 카운터, 링 카운터, 순환 시프트 레지스터 카운터, BCD 카운터 등 다양한 방식으로 구현될 수 있다.
도 8a 및 도 8b는 본 개시의 실시예에 따른 제1 주파수 변환 회로에서의 입력 클럭, 출력 클럭 및 데이터를 설명하기 위한 데이터 흐름도이다.
본 개시의 실시예에 따르면, 제1 주파수 변환 회로(110)는 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)을 수신하고 XOR 연산을 하여 제1 변환 클럭(CKX)을 출력할 수 있다. 선택 회로(130)는 제1 변환 클럭(CKX)을 입력 받고, 진폭을 증가시켜 출력 클럭(CKO)을 출력할 수 있다.
즉, 도 8a 및 도 8b에 도시된 출력 클럭(CKO)은 제1 변환 클럭(CXK)과 같거나 유사할 수 있다. 한편, 제2 입력 클럭(CKIB)은 제1 입력 클럭(CKIA)에 비해 위상이 90도가 시프트 된 것에 불과하므로, 설명의 편의상 도시를 생략하였다.
도 8a를 참조하면, 제1 주파수 변환 회로(110)는 제1 입력 클럭(CKIA) 및 제1 입력 클럭(CKIA)의 위상에서 90도만큼 시프트된 제2 입력 클럭(CKIB)을 XOR 연산하여 출력 클럭(CKO)을 생성할 수 있다. 출력 클럭(CKO)은 제1 시구간(CLK 2n)에서 제1 입력 클럭(CKIA)의 주파수(n)를 2 배로 체배한 클럭을 포함할 수 있다. 이 경우, 2 배로 체배한 클럭은 피검사 장치(300)가 라이트 동작 또는 리드 동작을 수행하기 위한 주파수가 될 수 있다.
한편, 제1 주파수 변환 회로(110)는 제2 시구간(FIXH/L)에서 피검사 장치(300)가 요구하는 낮은 주파수의 클럭을 포함하는 출력 클럭(CKO)을 출력을 생성할 수 있다. 예컨대, 제1 주파수 변환 회로(110)는 제2 시구간(FIXH/L)에서 낮은 주파수를 갖는 신호 또는 직류 신호를 포함하는 제1 신호를 출력할 수 있으며, 제1 시구간(CLK 2n)에서 높은 주파수를 갖는 제2 신호를 출력할 수 있다.
본 개시의 실시예에 따르면, 제2 시구간(FIXH/L)에서, 제1 주파수 변환 회로(110)는 테스트 로직(200)으로부터 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)으로서 로직 하이 또는 로직 로우로 고정된 신호를 수신할 수 있다. 즉, 제2 시구간(FIXH/L) 동안에 직류로 유지되는 신호를 수신할 수 있다. 다른 예로, 제1 주파수 변환 회로(110)는 테스트 로직(200)으로부터 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)이 각각 위상이 동일한 교류 신호를 수신할 수 있다. 이 경우, 제1 주파수 변환 회로(110)는 직류 신호 또는 위상이 동일한 두 개의 신호를 수신함에 따라, 제1 시구간(FIXH/L)에서 직류 신호를 출력할 수 있다. 예를 들어, 제1 시구간(FIXH/L)은 피검사 장치(300)에 전원이 공급되고 난 이후에, 피검사 장치(300)의 스피드나 동작 모드를 결정하는 피검사 장치(300)의 초기화(initializing) 단계를 포함할 수 있다. 또한, 제1 시구간(FIXH/L)의 출력 클럭(CKO)은 제2 시구간(CLK 2n)에서 출력 클럭(CKO)의 주파수를 증가시키기 위한 준비 단계를 포함할 수 있다.
도 8b를 참조하면, 제1 주파수 변환 회로(110)는 상대적으로 낮은 제1 주파수와 상대적으로 높은 제2 주파수를 갖는 출력 클럭(CKO)을 생성할 수 있다. 제1 주파수 신호는 시점(42)의 이전의 신호이며, 제2 주파수 신호는 시점(42)의 이후의 신호가 될 수 있다. 또한, 제1 주파수 신호 및 제2 주파수 신호는 각각 도 8a에서 전술한 낮은 주파수의 클럭(FIXH/L) 및 2 배로 체배한 클럭(CLK 2n)이 될 수 있다.
도 8b를 참조하면, 테스트 로직(200)은 시점(41)에 데이터 신호(DQ)의 주파수와 출력 클럭(CKO)의 주파수의 동기화를 지시하는 명령을 제1 주파수 변환 회로(110)로 제공할 수 있다. 제1 주파수 변환 회로(110)는 테스트 로직(200)으로부터 명령을 수신하면, 딜레이 시간(tDLY)이 지난 시점(42) 이후에, 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)을 XOR 연산한 제2 주파수 신호를 출력할 수 있다.
한편, 테스트 로직(200)은 피검사 장치(300)로 제2 주파수 신호와 같거나 유사한 주파수를 갖는 데이터 신호(DQ)를 출력할 수 있다.
피검사 장치(300)는 데이터 신호(DQ)를 캡쳐하기 위한 신호로서, 출력 클럭(CKO)을 수신할 수 있다. 예를 들어, 피검사 장치(300)가 GDDR 인 경우, 출력 클럭(CKO)을 라이트 클럭(JEDEC 표준에 따른 WCK)으로서 수신할 수 있으며, 피검사 장치(300)가 LPDDR 인 경우, 출력 클럭(CKO)을 데이터 스트로브 신호(JEDEC 표준에 따른 DQS)로서 수신할 수 있다. 즉, 제1 주파수 변환 회로(110)는 데이터 신호(DQ)를 피검사 장치(300)가 캡쳐하기 위한 신호로서 제1 변환 클럭(CKX)을 생성할 수 있으며, 제1 변환 클럭(CKX)은 선택 회로(130)를 경유하여 출력 클럭(CKO)으로서 피검사 장치(300)로 출력될 수 있다.
도 9는 본 개시의 실시예에 따른 제2 주파수 변환 회로에서의 입력 클럭, 출력 클럭 및 데이터를 설명하기 위한 데이터 흐름도이다.
도 9를 참조하면, 제2 주파수 변환 회로(120)는 제1 입력 클럭(CKIA)을 수신하여 위상 고정 동작을 수행하여 주파수를 n 배로 체배한 제2 변환 클럭(CKY)을 출력할 수 있다. 선택 회로(130)는 제2 변환 클럭(CKY)을 입력 받고, 진폭을 증가시켜 출력 클럭(CKO)을 출력할 수 있다. 즉, 도 9에 도시된 출력 클럭(CKO)의 위상은 제2 변환 클럭(CKY)의 위상과 같거나 유사할 수 있다.
도 9를 참조하면, 제2 주파수 변환 회로(120)는 위상 고정 동작을 수행하는 도중 일정한 락킹 시간(tLOCK)이 소요될 수 있으며, 그 이후에는 제1 입력 클럭(CKIA)을 체배한 제2 변환 클럭(CKY)에 기초하여 출력 클럭(CKO)을 생성할 수 있다. 한편, 도 9에서는 제1 입력 클럭(CKIA)의 주파수를 4 배로 체배한 출력 클럭(CKO)을 예시하고 있으나, 이는 설명의 편의를 위함이며, 제2 주파수 변환 회로(120)는 다양한 배수로 체배한 출력 클럭(CKO)을 출력할 수 있음은 물론이다.
피검사 장치(300)는 데이터 신호(DQ)를 캡쳐하기 위한 신호로서, 출력 클럭(CKO)을 수신할 수 있다. 예를 들어, 피검사 장치(300)가 GDDR 인 경우, 출력 클럭(CKO)을 라이트 클럭(JEDEC 표준에 따른 WCK)으로서 수신할 수 있으며, 피검사 장치(300)가 LPDDR 인 경우, 출력 클럭(CKO)을 데이터 스트로브 신호(JEDEC 표준에 따른 DQS)로서 수신할 수 있다. 즉, 제2 주파수 변환 회로(120)는 데이터 신호(DQ)를 피검사 장치(300)가 캡쳐하기 위한 신호로서 제2 변환 클럭(CKY)을 생성할 수 있으며, 제2 변환 클럭(CKY)은 선택 회로(130)를 경유하여 출력 클럭(CKO)으로서 피검사 장치(300)로 출력될 수 있다.
도 10은 본 개시의 실시예에 따른 반도체 장치를 테스트하기 위한 출력 클럭을 생성하는 방법을 설명하기 위한 흐름도이다.
단계 S510에서, 소켓 보드(100)는 테스트 로직(200)으로부터 입력 클럭(CKI)을 수신할 수 있다. 이 경우, 입력 클럭(CKI)은 제1 입력 클럭(CKIA)과 제2 입력 클럭(CKIB)을 포함할 수 있으며, 서로 90도 만큼 시프트된 위상을 가질 수 있다.
단계 S530에서, 소켓 보드(100)는 입력 클럭(CKI)의 주파수를 상승시킨 제1 변환 클럭(CKX)을 출력할 수 있다. 제1 주파수 변환 회로(110)는 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)을 XOR 연산하여, 제1 변환 클럭(CKX)을 출력할 수 있으며, 제1 변환 클럭(CKX)을 반전시킨 반전 제1 변환 클럭(CKX’)을 출력할 수 있다. 즉, 제1 주파수 변환 회로(110)는 입력 클럭(CKI)을 제1 체배 차수로 체배하여 제1 변환 클럭(CKX)을 출력할 수 있다. 예컨대, 제1 체배 차수는 2 를 포함할 수 있다.
단계 S550에서, 소켓 보드(100)는 입력 클럭(CKI)의 주파수를 제1 변환 클럭(CKX)의 주파수보다 높게 상승시킨 제2 변환 클럭(CKY)을 출력할 수 있다. 예컨대, XOR 게이트를 포함하는 제1 주파수 변환 회로(110)는 입력된 주파수 신호를 2배로 체배할 수 있기 때문에, 제2 주파수 변환 회로(120)는 주파수 신호를 더 높은 배수로 체배하기 위하여 구비될 수 있다. 제2 주파수 변환 회로(120)는 제1 입력 클럭(CKIA)을 수신하여 위상 고정 동작을 통해 주파수를 체배할 수 있다. 또한, 제2 주파수 변환 회로(120)는 서로 다른 대역의 발진 주파수를 생성하는 복수의 전압 제어 발진기들 중 하나에서 생성한 발진 신호에 기초하여, 제1 체배 차수 이상으로 입력 클럭(CKI)을 체배할 수 있다.
단계 S570에서, 소켓 보드(100)는 테스트 로직(200)으로부터 수신한 모드 선택 신호(MSEL)에 따라 제1 변환 클럭(CKX) 또는 제2 변환 클럭(CKY)을 증폭하고, 증폭된 신호를 출력 클럭(CKO)으로서 출력할 수 있다.
한편, 단계 S530 및 S550은 각각 제1 주파수 변환 회로(110) 및 제2 주파수 변환 회로(120)에서 수행되기 때문에, 단계 S530 및 S550은 독립적으로 수행될 수 있다. 예컨대, 단계 S550 이후에 단계 S530이 수행될 수 있으며, 반대의 순서로 수행될 수도 있고, 단계 S530 및 단계 S550이 동시에 수행될 수도 있음은 물론이다.
도 11은 본 개시의 실시예에 따른 반도체 장치를 테스트하기 위한 출력 클럭을 생성하는 방법을 세부적으로 설명하기 위한 흐름도이다. 설명의 편의상, 전술한 도 10에서 설명된 내용과 중복되는 것은 생략한다.
단계 S520에서, 주파수 변환 회로가 제1 주파수 변환 회로(110)인 경우와 제2 주파수 변환 회로(120)인 경우로 나뉘어질 수 있다.
단계 S530에서, 제1 주파수 변환 회로(110)는 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)을 수신하여 XOR 연산을 함으로서 제1 입력 클럭(CKIA) 및 제2 입력 클럭(CKIB)의 주파수를 상승시킨 제1 변환 클럭(CKX)을 출력할 수 있다.
단계 S551에서, 제2 주파수 변환 회로(120)는 발진기 선택 신호(OSEL)를 수신하고, 단계 S552에서 수신된 발진기 선택 신호(OSEL)에 따라 복수의 전압 제어 발진기들(126) 중 하나를 선택할 수 있다. 복수의 전압 제어 발진기들(126)은 각각 서로 다른 대역대를 출력할 수 있기 때문이다. 단계 S553에서 선택된 전압 제어 발진기(126)가 출력할 수 있는 주파수 대역에 기초하여, 제1 변환 클럭(CKX)의 주파수보다 높은 제2 변환 클럭(CKY)을 출력할 수 있다.
단계 S571에서, 소켓 보드(100)는 수신된 모드 선택 신호(MSEL)에 따라 제1 변환 클럭(CKX) 또는 제2 변환 클럭(CKY)을 선택할 수 있으며, 단계 S572에서 선택된 변환 클럭의 진폭을 증가시켜 출력 클럭(CKO)으로서 출력할 수 있다. 예컨대, 모드 선택 신호(MSEL)가 제1 값을 갖는 경우, 제1 주파수 변환 회로(110)에서 출력된 제1 변환 클럭(CKX)을 출력 클럭(CKO)으로서 출력할 수 있다. 다른 예로, 모드 선택 신호(MSEL)가 제2 값을 갖는 경우, 제2 주파수 변환 회로(120)에서 출력된 제2 변환 클럭(CKY)을 출력 클럭(CKO)으로서 출력할 수 있다.
도 12는 본 개시의 실시예에 따른 테스트 시스템을 설명하기 위한 도면이다.
본 개시의 실시예에 따르면, 소켓 보드(100)는 제1 주파수 변환 회로(110), 제2 주파수 변환 회로(120) 및 선택 회로(130)를 포함할 수 있다. 즉, 소켓 보드(100)는 클럭 변환기(107)를 포함할 수 있다. 클럭 변환기(107)는 복수의 소켓칩들(105_1~105_N)에 각각 포함될 수 있다. 자동 테스트 장비(Automatic Test Equipment, ATE)(210)는 테스트 로직(200)을 포함할 수 있다.
소켓 보드(100)는 테스트 로직(200)과 전기적으로 연결될 수 있으며, 소켓 보드(100)는 테스트 로직(200)으로부터 수신한 다양한 신호들에 기초하여 출력 클럭(CKO)을 피검사 장치(300)로 출력할 수 있다. 도시되지는 않았으나, 소켓 보드(100)는 테스트 로직(200)으로부터 다양한 신호 및 전압을 수신하거나, 테스트 로직(200)으로 전송하기 위한 핀들을 포함할 수 있으며, 테스트 로직(200)또한 소켓 보드(100)로부터 다양한 신호 및 전압을 수신하거나, 소켓 보드(100)로 전송하기 위한 핀들을 포함할 수 있다. 이는 도 2에서 전술하였기 때문에 생략한다. 마찬가지로, 소켓 보드(100)와 피검사 장치(300)는 다양한 신호 및 전압을 송수신하기 위한 핀들을 각각 포함할 수 있다.
적어도 하나의 피테스트 장치들(300)은 각각 소켓 보드(100)와 전기적으로 연결되어 출력 클럭(CKO) 및 데이터(DQ)를 수신할 수 있으며, 데이터(DQ)를 다시 소켓 보드(100)를 거쳐 테스트 로직(200)으로 전송할 수 있다.
본 개시의 실시예들에 따라, 테스트 로직(200)이 피검사 장치(300)를 테스트함에 있어, 소켓 보드(100)는 다양한 주파수 대역의 출력 클럭(CKO)을 입력 클럭(CKI)에 기초하여 피검사 장치(300)로 전송할 수 있다. 소켓 보드(100)는 모드 선택 신호(MSEL)에 기초하여 제1 주파수 변환 회로(110) 및 제2 주파수 변환 회로(120)에서 출력된 변환 클럭(CKX, CKY) 중 어느 하나를 선택 회로(130)에 의해 선택하여 피검사 장치(300)로 전송할 수 있다. 고주파수 대역으로 데이터(DQ)가 정상적으로 송수신되는지 여부를 테스트하기 위함이라면, 제2 주파수 변환 회로(120)에 의해 출력 클럭(CKO)을 출력할 수 있으며, 저주파수 대역으로 데이터(DQ)가 정상적으로 송수신되는지 여부를 테스트하기 위함이라면, 제1 주파수 변환 회로(110)에 의해 출력 클럭(CKO)을 출력할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 검사 시스템 100 : 소켓 보드
110 : 제1 주파수 변환 회로 120 : 제2 주파수 변환 회로
200 : 검사 로직 300 : 피시험 장치

Claims (20)

  1. 반도체 장치를 테스트하기 위한 클럭 신호를 출력하는 클럭 변환기에 있어서,
    입력 클럭을 수신하는 클럭 입력 단자;
    상기 입력 클럭을 수신하고, 고정된 체배 차수로 상기 입력 클럭의 주파수를 상승시킨 제1 변환 클럭을 출력하는 제1 주파수 변환 회로;
    상기 입력 클럭을 수신하고, 가변적인 체배 차수로 상기 입력 클럭의 주파수를 상기 제1 변환 클럭의 주파수보다 높게 상승시킨 제2 변환 클럭를 출력하는 제2 주파수 변환 회로; 및
    수신된 모드 선택 신호에 따라 상기 제1 변환 클럭 또는 상기 제2 변환 클럭을 출력하는 선택 회로를 포함하는 클럭 변환기.
  2. 제1항에 있어서,
    상기 입력 클럭은 제1 입력 클럭 및 제2 입력 클럭을 포함하며,
    상기 제1 주파수 변환 회로는, 상기 제1 입력 클럭 및 제2 입력 클럭을 수신하고, 상기 제2 주파수 변환 회로는, 상기 제1 입력 클럭을 수신하는 것을 특징으로 하는 클럭 변환기.
  3. 제2항에 있어서,
    상기 클럭 입력 단자로부터 상기 제1 주파수 변환 회로 및 상기 제2 주파수 변환 회로로 분기되는 전송 선로;를 더 포함하며,
    각각 상기 제1 주파수 변환 회로 및 상기 제2 주파수 변환 회로는 상기 분기된 전송 선로를 경유하여 상기 제1 입력 클럭을 수신하는 것을 특징으로 하는 클럭 변환기.
  4. 제2항에 있어서,
    상기 제1 주파수 변환 회로는, 상기 제1 입력 클럭 및 상기 제2 입력 클럭을 서로 XOR(Exclusive OR) 연산하여 상기 제1 변환 클럭을 출력하며,
    상기 제2 주파수 변환 회로는, 상기 제2 변환 클럭을 피드백하여 분주한 분주 클럭 및 상기 제1 입력 클럭의 위상 차이를 감지한 것에 기초하여, 상기 제2 변환 클럭을 출력하는 것을 특징으로 하는 클럭 변환기.
  5. 제4항에 있어서,
    상기 제2 주파수 변환 회로는, 전압 제어 발진부(voltage controlled oscillating unit)를 포함하며, 상기 전압 제어 발진부는 복수의 전압 제어 발진기(voltage controlled oscillator)들을 포함하고,
    상기 전압 제어 발진부는, 수신된 발진기 선택 신호에 기초하여 상기 복수의 전압 제어 발진기들 중 하나에서 출력된 발진 신호를 제공하는 것을 특징으로 하는 클럭 변환기.
  6. 제5항에 있어서,
    상기 발진기 선택 신호는, 상기 복수의 전압 제어 발진기들 중 적어도 하나를 활성화시키며, 나머지들은 비활성화시키는 것을 특징으로 하는 클럭 변환기.
  7. 제5항에 있어서,
    상기 전압 제어 발진부는, 발진 전압 선택 회로를 더 포함하며,
    상기 발진 전압 선택 회로는 상기 복수의 전압 제어 발진기로부터 수신한 발진 신호들 중 하나를 상기 발진기 선택 신호에 기초하여 선택하고, 선택된 발진 신호 및 상기 선택된 발진 신호의 반전 신호를 출력하는 것을 특징으로 하는 클럭 변환기.
  8. 제3항에 있어서,
    상기 제1 변환 클럭은, 제1 변환 클럭 및 반전 제1 변환 클럭을 포함하며,
    상기 제1 변환 클럭은, 상기 제1 입력 클럭 및 상기 제2 입력 클럭을 서로 XOR 연산한 주파수 신호이며, 상기 반전 제1 변환 클럭은, 상기 제1 주파수 변환 회로가 상기 제1 변환 클럭의 위상을 반전시킨 주파수 신호인 것을 특징으로 하는 클럭 변환기.
  9. 제1항에 있어서,
    상기 제1 변환 클럭은 제1 시구간 및 제2 시구간을 포함하며,
    상기 제1 시구간에서, 상기 제1 변환 클럭은 제1 입력 클럭 및 상기 제1 입력 클럭의 위상과 90도 만큼 차이가 나는 제2 입력 클럭을 XOR 연산한 클럭이며,
    상기 제2 시구간에서, 상기 제1 변환 클럭은 직류 신호로 구성되는 것을 특징으로 하는 클럭 변환기.
  10. 제1항에 있어서,
    상기 클럭 변환기는, 입력 터미네이션을 더 포함하며,
    상기 입력 터미네이션은, 상기 클럭 입력 단자와 상기 제1 주파수 변환 회로에 병렬로 연결되며, 상기 입력 터미네이션의 값은 상기 클럭 변환기의 입력 임피던스가 임피던스 매칭이 되도록 설계된 값인 것을 특징으로 하는 클럭 변환기.
  11. 제1항에 있어서,
    상기 선택 회로는, 멀티플렉서 회로 및 증폭기를 포함하며,
    상기 멀티플렉서 회로는, 상기 제1 변환 클럭 및 상기 제2 변환 클럭을 상기 멀티플렉서 회로의 입력단을 통해 수신하고, 상기 멀티플렉서 회로의 제어단을 통해 상기 모드 선택 신호를 수신하며, 상기 제1 변환 클럭 또는 상기 제2 변환 클럭을 상기 증폭기로 출력하며, 상기 증폭기는 입력된 상기 제1 변환 클럭 또는 상기 제2 변환 클럭을 상기 증폭기의 구동 전압에 기초하여 증폭시켜 출력하는 것을 특징으로 하는 클럭 변환기.
  12. 반도체 장치를 테스트하기 위한 반도체 테스트 시스템에 있어서,
    상기 반도체 장치를 테스트하기 위한 데이터를 송수신하고, 입력 클럭 및 상기 반도체 장치를 테스트하기 위한 출력 클럭이 갖는 주파수의 대역에 따라 상이한 값을 갖는 모드 선택 신호를 출력하는 테스트 로직을 포함하는 자동 테스트 장비(Automatic Test Equipment); 및
    상기 자동 테스트 장비와 전기적으로 연결되는 소켓 보드를 포함하며,
    상기 소켓 보드는,
    상기 입력 클럭을 수신하는 클럭 입력 단자;
    상기 입력 클럭을 수신하고, 상기 입력 클럭의 주파수를 상승시킨 제1 변환 클럭을 출력하는 제1 주파수 변환 회로;
    상기 입력 클럭을 수신하고, 상기 입력 클럭의 주파수를 상기 제1 변환 클럭의 주파수 보다 높게 상승시킨 제2 변환 클럭를 출력하는 제2 주파수 변환 회로; 및
    수신된 상기 모드 선택 신호에 따라 상기 제1 변환 클럭 또는 상기 제2 변환 클럭에 기초하여 상기 출력 클럭을 상기 반도체 장치로 출력하는 선택 회로를 포함하는 클럭 변환기;를 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
  13. 제12항에 있어서,
    상기 소켓 보드는 복수의 소켓 칩들을 포함하며,
    상기 복수의 소켓 칩들 중 적어도 어느 하나는 상기 클럭 변환기를 포함하는 반도체 테스트 시스템.
  14. 제13항에 있어서,
    상기 소켓 보드는, 상기 클럭 변환기의 상기 클럭 입력 단자와 연결된 상기 소켓 보드의 클럭 입력단을 더 포함하며,
    상기 소켓 보드의 제1 클럭 입력 단자는 제1 소켓 칩에 포함된 상기 클럭 변환기의 제1 클럭 입력 단자와 전기적으로 연결되고, 상기 소켓 보드의 제2 클럭 입력 단자는 제2 소켓 칩에 포함된 상기 클럭 변환기의 제2 클럭 입력 단자와 전기적으로 연결되는 것을 특징으로 하는 반도체 테스트 시스템.
  15. 제13항에 있어서,
    상기 소켓 보드에 입력된 전압 레벨 및 신호들은 상기 복수의 소켓 칩들에 분기되어 입력되고, 상기 전압 레벨 및 상기 신호들은 적어도 하나의 소켓 칩들에 포함된 상기 클럭 변환기를 제어하는 것을 특징으로 하는 반도체 테스트 시스템.
  16. 제12항에 있어서,
    상기 입력 클럭은 제1 입력 클럭 및 제2 입력 클럭을 포함하며,
    상기 제1 주파수 변환 회로는, 상기 제1 입력 클럭 및 제2 입력 클럭을 수신하고, 상기 제2 주파수 변환 회로는, 상기 제1 입력 클럭을 수신하는 것을 특징으로 하는 반도체 테스트 시스템.
  17. 반도체 장치를 테스트하기 위한 클럭 신호를 변환하는 방법에 있어서,
    입력 클럭을 수신하는 단계;
    제1 주파수 변환 회로에 의해, 상기 입력 클럭의 주파수를 제1 체배 차수로 체배하여 제1 변환 클럭을 출력하는 단계;
    제2 주파수 변환 회로에 의해, 서로 다른 대역의 발진 주파수를 생성하는 복수의 전압 제어 발진기들 중 하나에서 출력된 발진 신호에 기초하여, 상기 제1 체배 차수 이상으로 상기 입력 클럭을 체배한 제2 변환 클럭을 출력하는 단계; 및
    수신된 모드 선택 신호에 따라 상기 제1 변환 클럭 또는 상기 제2 변환 클럭을 출력하는 단계를 포함하는 방법.
  18. 제17항에 있어서,
    상기 모드 선택 신호가 제1 값인 경우, 상기 제1 변환 클럭을 선택하여 진폭을 증가시켜 출력하며, 상기 모드 선택 신호가 제2 값인 경우, 상기 제1 변환 클럭보다 주파수가 높은 상기 제2 변환 클럭을 선택하여 진폭을 증가시켜 출력하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서,
    상기 제2 변환 클럭을 출력하는 단계는,
    발진기 선택 신호를 수신하는 단계; 및
    상기 발진기 선택 신호에 기초하여 상기 제2 주파수 변환 회로에 포함된 상기 복수의 전압 제어 발진기들 중 하나를 선택하는 단계를 더 포함하는 방법.
  20. 제19항에 있어서,
    상기 제2 주파수 변환 회로에 포함된 복수의 전압 제어 발진기들 중 하나를 선택하는 단계는,
    상기 발진기 선택 신호에 기초하여 상기 복수의 전압 제어 발진기들 중 하나를 활성화시키는 단계; 및
    상기 활성화된 전압 제어 발진기에서 출력된 발진 신호 및 상기 발진 신호의 반전 신호를 출력하는 단계를 더 포함하는 방법.
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US16/678,662 US20200150711A1 (en) 2018-11-09 2019-11-08 Method of generating clock output to semiconductor device for testing semiconductor device, and clock converter and test system performing the method

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12032019B2 (en) 2021-06-22 2024-07-09 Samsung Electronics Co., Ltd. Clock conversion device, test system having the same, and method of operating test system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6480045B2 (en) * 2001-01-05 2002-11-12 Thomson Licensing S.A. Digital frequency multiplier
US6777971B2 (en) * 2002-03-20 2004-08-17 Lsi Logic Corporation High speed wafer sort and final test
US7007188B1 (en) * 2003-04-29 2006-02-28 Advanced Micro Devices, Inc. Precision bypass clock for high speed testing of a data processor
JP4628434B2 (ja) * 2008-02-06 2011-02-09 株式会社リコー 発振周波数制御回路、その発振周波数制御回路を有するｄｃ−ｄｃコンバータ及び半導体装置
US8098110B2 (en) * 2009-11-20 2012-01-17 Qualcomm Incorporated Phase locked loop apparatus with selectable capacitance device
US9941958B2 (en) * 2015-12-15 2018-04-10 Futurewei Technologies, Inc. On-chip test interface for voltage-mode Mach-Zehnder modulator driver

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12032019B2 (en) 2021-06-22 2024-07-09 Samsung Electronics Co., Ltd. Clock conversion device, test system having the same, and method of operating test system

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