JP2001197047A - クロック位相調整回路 - Google Patents
クロック位相調整回路Info
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Abstract
(57)【要約】
【課題】 ＬＳＩチップ化後に、使用する環境等に順応
して異種クロック間の位相差を調整することが可能なク
ロック位相調整回路を提供する。 【解決手段】 予め、遅延量の異なる複数の遅延素子８
〜１１を用意しておき、電源電圧変動や温度変化等のＬ
ＳＩを使用する環境に変化があった場合には、その都
度、先ず、前記遅延素子の何れか１つの遅延素子をセレ
クター７で選択する。その後、被基準クロックCLK2を前
記選択された遅延素子で遅延したクロックＳ７と、基準
クロックCLK1とを、分周回路１、２で分周し、同一周波
数として、この両クロックを位相比較回路３で位相比較
する。この両クロックの位相差が所望量でない場合に
は、SR-FF４、論理回路５及び計数回路６により、セレ
クター７を制御して、他の遅延素子を選択することを繰
り返し、両クロックの位相差が所望量のとき、セレクタ
ー７の選択動作を停止させる。
して異種クロック間の位相差を調整することが可能なク
ロック位相調整回路を提供する。 【解決手段】 予め、遅延量の異なる複数の遅延素子８
〜１１を用意しておき、電源電圧変動や温度変化等のＬ
ＳＩを使用する環境に変化があった場合には、その都
度、先ず、前記遅延素子の何れか１つの遅延素子をセレ
クター７で選択する。その後、被基準クロックCLK2を前
記選択された遅延素子で遅延したクロックＳ７と、基準
クロックCLK1とを、分周回路１、２で分周し、同一周波
数として、この両クロックを位相比較回路３で位相比較
する。この両クロックの位相差が所望量でない場合に
は、SR-FF４、論理回路５及び計数回路６により、セレ
クター７を制御して、他の遅延素子を選択することを繰
り返し、両クロックの位相差が所望量のとき、セレクタ
ー７の選択動作を停止させる。
Description
【０００１】
【発明の属する技術分野】本発明は、異種クロック間の
位相を所定の値に設定するクロック位相調整回路の改良
に関する。
位相を所定の値に設定するクロック位相調整回路の改良
に関する。
【０００２】
【従来の技術】従来、異種クロック間でのクロック位相
を調整する場合には、ＬＳＩチップのレイアウト終了後
に、プロセスバラツキや温度特性バラツキ、又は電源変
動等を考慮したシミュレーションを実施し、その上で、
双方のクロック信号ラインに、各々、位相遅延用の遅延
素子を挿入していた。
を調整する場合には、ＬＳＩチップのレイアウト終了後
に、プロセスバラツキや温度特性バラツキ、又は電源変
動等を考慮したシミュレーションを実施し、その上で、
双方のクロック信号ラインに、各々、位相遅延用の遅延
素子を挿入していた。
【０００３】
【発明が解決しようとする課題】しかしながら、微細化
が進み、遅延素子の遅延量と配線に占める遅延量とのバ
ランスが一定でなくなってきているため、プロセスバラ
ツキ、温度特性バラツキ、又は電源変動等の全てのバラ
ツキを満足するように遅延素子の遅延量を設定すること
は困難になってきている。従って、これ等プロセスバラ
ツキ、温度特性バラツキ又は電源変動等を総合して考え
ると、図７（ａ）〜（ｃ）に示すように、基準クロック
CLK1と被基準クロックCLK2との位相関係は、前記バラツ
キや変動に応じて進み位相又は遅れ位相となる。その結
果、図７（ａ）のように基準クロックCLK1に対して被基
準クロックCLK2が進み位相にある場合と、図７（ｂ）及
び（ｃ）のように基準クロックCLK1に対して被基準クロ
ックCLK2が遅れ位相にある場合とでは、本来は同一タイ
ミングでフリップフロップ回路に同期して取り込まれる
べき２種のデータが、１クロック分の位相差をもって取
り込まれてしまうという問題がある。
が進み、遅延素子の遅延量と配線に占める遅延量とのバ
ランスが一定でなくなってきているため、プロセスバラ
ツキ、温度特性バラツキ、又は電源変動等の全てのバラ
ツキを満足するように遅延素子の遅延量を設定すること
は困難になってきている。従って、これ等プロセスバラ
ツキ、温度特性バラツキ又は電源変動等を総合して考え
ると、図７（ａ）〜（ｃ）に示すように、基準クロック
CLK1と被基準クロックCLK2との位相関係は、前記バラツ
キや変動に応じて進み位相又は遅れ位相となる。その結
果、図７（ａ）のように基準クロックCLK1に対して被基
準クロックCLK2が進み位相にある場合と、図７（ｂ）及
び（ｃ）のように基準クロックCLK1に対して被基準クロ
ックCLK2が遅れ位相にある場合とでは、本来は同一タイ
ミングでフリップフロップ回路に同期して取り込まれる
べき２種のデータが、１クロック分の位相差をもって取
り込まれてしまうという問題がある。
【０００４】本発明は、前記問題点に着目し、その目的
は、ＬＳＩ化されたチップを使用する環境の下で、必要
に応じて任意に、又はバラツキや変動が生じた際には、
その都度、異種クロック間の位相を調整できるようにす
ることにある。
は、ＬＳＩ化されたチップを使用する環境の下で、必要
に応じて任意に、又はバラツキや変動が生じた際には、
その都度、異種クロック間の位相を調整できるようにす
ることにある。
【０００５】
【課題を解決するための手段】以上の目的を達成するた
め、本発明では、基準クロックと被基準クロックとを例
えば最大公約数となる同一周波数として相互に位相比較
し、その両クロックの位相差が所望値となるように遅延
素子の遅延量を調整する。
め、本発明では、基準クロックと被基準クロックとを例
えば最大公約数となる同一周波数として相互に位相比較
し、その両クロックの位相差が所望値となるように遅延
素子の遅延量を調整する。
【０００６】すなわち、請求項１記載の発明は、異種ク
ロック間の位相を調整するクロック位相調整回路であっ
て、被基準クロックを遅延させる遅延量の異なる複数の
遅延素子と、前記複数の遅延素子の何れかを選択するセ
レクターと、基準クロック、及び前記セレクターで選択
された遅延素子からの遅延された被基準クロックを受
け、前記基準クロック及び前記被基準クロックの周波数
を同一周波数に分周する分周回路と、前記分周回路によ
り分周された基準クロックと被基準クロックとの位相を
比較する位相比較回路と、前記位相比較回路の位相比較
結果に応じて前記セレクターの選択動作を制御する制御
回路とを備えたことを特徴とする。
ロック間の位相を調整するクロック位相調整回路であっ
て、被基準クロックを遅延させる遅延量の異なる複数の
遅延素子と、前記複数の遅延素子の何れかを選択するセ
レクターと、基準クロック、及び前記セレクターで選択
された遅延素子からの遅延された被基準クロックを受
け、前記基準クロック及び前記被基準クロックの周波数
を同一周波数に分周する分周回路と、前記分周回路によ
り分周された基準クロックと被基準クロックとの位相を
比較する位相比較回路と、前記位相比較回路の位相比較
結果に応じて前記セレクターの選択動作を制御する制御
回路とを備えたことを特徴とする。
【０００７】また、請求項２記載の発明は、前記請求項
１記載のクロック位相調整回路において、前記制御回路
は、前記位相比較回路の位相比較結果によりセットさ
れ、任意に入力できる基準信号によりリセットされるフ
リップフロップ回路と、前記フリップフロップ回路の出
力、及び任意に入力できる他の基準信号との論理をとる
論理回路と、前記論理回路の所定の値の出力回数を計数
し、その計数結果により前記セレクターを切換える計数
回路とを備えたことを特徴とする。
１記載のクロック位相調整回路において、前記制御回路
は、前記位相比較回路の位相比較結果によりセットさ
れ、任意に入力できる基準信号によりリセットされるフ
リップフロップ回路と、前記フリップフロップ回路の出
力、及び任意に入力できる他の基準信号との論理をとる
論理回路と、前記論理回路の所定の値の出力回数を計数
し、その計数結果により前記セレクターを切換える計数
回路とを備えたことを特徴とする。
【０００８】更に、請求項３記載の発明は、前記請求項
２記載のクロック位相調整回路において、前記基準信号
は、電源電圧の変動を検出する回路の電源電圧変動検出
信号であることを特徴とする。
２記載のクロック位相調整回路において、前記基準信号
は、電源電圧の変動を検出する回路の電源電圧変動検出
信号であることを特徴とする。
【０００９】加えて、請求項４記載の発明は、前記請求
項２記載のクロック位相調整回路において、前記基準信
号は、温度変化を検出する回路の温度変化検出信号であ
ることを特徴とする。
項２記載のクロック位相調整回路において、前記基準信
号は、温度変化を検出する回路の温度変化検出信号であ
ることを特徴とする。
【００１０】以上により、請求項１及び２記載の発明の
クロック位相調整回路では、必要に応じて、同一周波数
に分周された基準クロックと被基準クロックとが相互に
位相比較され、その位相差が所望値になるような遅延量
を与える遅延素子がセレクターにより選択される。従っ
て、基準クロックと被基準クロックとの間の位相を必要
に応じて任意の時期に所望値に調整できる。
クロック位相調整回路では、必要に応じて、同一周波数
に分周された基準クロックと被基準クロックとが相互に
位相比較され、その位相差が所望値になるような遅延量
を与える遅延素子がセレクターにより選択される。従っ
て、基準クロックと被基準クロックとの間の位相を必要
に応じて任意の時期に所望値に調整できる。
【００１１】特に、請求項３及び請求項４記載の発明で
は、電源電圧変動や使用環境の温度変化があった場合に
は、その都度、基準クロックと被基準クロックとの間の
位相を所望値に再調整できる。
は、電源電圧変動や使用環境の温度変化があった場合に
は、その都度、基準クロックと被基準クロックとの間の
位相を所望値に再調整できる。
【００１２】
【発明の実施の形態】（第１の実施の形態）図１は本発
明の第１の実施の形態のクロック位相調整回路を示す。
明の第１の実施の形態のクロック位相調整回路を示す。
【００１３】同図において、複数（同図では４個）の遅
延素子８、９、１０、１１は、被基準クロックCLK2を所
定の遅延量で遅延させて、遅延被基準クロックＳ８、Ｓ
９、Ｓ１０、Ｓ１１を出力する。これ等遅延素子８〜１
１の遅延量は相互にΔｔづつ異なる。セレクター７は、
前記遅延素子８〜１１のうち何れか１個の遅延素子を選
択する。
延素子８、９、１０、１１は、被基準クロックCLK2を所
定の遅延量で遅延させて、遅延被基準クロックＳ８、Ｓ
９、Ｓ１０、Ｓ１１を出力する。これ等遅延素子８〜１
１の遅延量は相互にΔｔづつ異なる。セレクター７は、
前記遅延素子８〜１１のうち何れか１個の遅延素子を選
択する。
【００１４】前記セレクター７により選択された遅延素
子からの遅延被基準クロック、即ち所定の遅延量だけ遅
延された被基準クロックCLK2は、分周回路２に入力され
る。一方、基準クロックCLK1は他の分周回路１に入力さ
れる。これ等の分周回路１、２は、入力された２種のク
ロックCLK1、CLK2の周波数をその最大公約数の周波数に
分周するものであって、分周回路１は基準クロックCLK1
を1/n分周し、分周回路２は遅延した被基準クロックCLK
2を1/m分周する。
子からの遅延被基準クロック、即ち所定の遅延量だけ遅
延された被基準クロックCLK2は、分周回路２に入力され
る。一方、基準クロックCLK1は他の分周回路１に入力さ
れる。これ等の分周回路１、２は、入力された２種のク
ロックCLK1、CLK2の周波数をその最大公約数の周波数に
分周するものであって、分周回路１は基準クロックCLK1
を1/n分周し、分周回路２は遅延した被基準クロックCLK
2を1/m分周する。
【００１５】前記各分周回路１、２の出力Ｓ１、Ｓ２は
位相比較回路３に入力される。この位相比較回路３は、
基準クロックCLK1及び被基準クロックCLK2を同一周波数
に分周した２つのクロックＳ１、Ｓ２の立上りエッジの
位相を比較して、図４（ａ）に示すように、クロックＳ
１を基準としてクロックＳ２が進み位相にある場合には
Lowレベルの信号Ｓ３を出力し、一方、図４（ｂ）に示
すように、クロックＳ２が遅れ位相にある場合には、そ
の遅れ期間の間でHighレベルの信号Ｓ３を出力する。
尚、この構成は、基準クロックCLK1に対して被基準クロ
ックCLK2を遅延させる設定の場合であるが、逆に、被基
準クロックCLK2に対して基準クロックCLK1を遅延させる
設定にする場合には、位相比較回路３への入力を逆にす
ることで対応できる。
位相比較回路３に入力される。この位相比較回路３は、
基準クロックCLK1及び被基準クロックCLK2を同一周波数
に分周した２つのクロックＳ１、Ｓ２の立上りエッジの
位相を比較して、図４（ａ）に示すように、クロックＳ
１を基準としてクロックＳ２が進み位相にある場合には
Lowレベルの信号Ｓ３を出力し、一方、図４（ｂ）に示
すように、クロックＳ２が遅れ位相にある場合には、そ
の遅れ期間の間でHighレベルの信号Ｓ３を出力する。
尚、この構成は、基準クロックCLK1に対して被基準クロ
ックCLK2を遅延させる設定の場合であるが、逆に、被基
準クロックCLK2に対して基準クロックCLK1を遅延させる
設定にする場合には、位相比較回路３への入力を逆にす
ることで対応できる。
【００１６】前記位相比較回路３の出力信号Ｓ３はRS-F
F（RSフリップフロップ回路）４に入力される。このRS-
FF４は、位相比較回路３の出力信号Ｓ３でセットされ、
必要に応じて任意に入力できる第１基準信号（基準信
号）Ｓ１２によりリセットされる。このRS-FF４の出力
信号Ｓ４は論理回路５に入力される。前記論理回路５
は、同図に示すように、インバータ５ａと、アンド回路
５ｂとを有する。前記インバータ５ａは前記RS-FF４の
出力信号Ｓ４を反転する。また、前記アンド回路５ｂ
は、前記インバータ５ａの出力と、任意に入力できる第
２基準信号（他の基準信号）Ｓ１３とを入力とする。従
って、論理回路５は、RS-FF４の出力信号Ｓ４がLowレベ
ルのときに第２基準信号Ｓ１３がHighレベルになれば、
その出力信号Ｓ５がHighレベルになる。
F（RSフリップフロップ回路）４に入力される。このRS-
FF４は、位相比較回路３の出力信号Ｓ３でセットされ、
必要に応じて任意に入力できる第１基準信号（基準信
号）Ｓ１２によりリセットされる。このRS-FF４の出力
信号Ｓ４は論理回路５に入力される。前記論理回路５
は、同図に示すように、インバータ５ａと、アンド回路
５ｂとを有する。前記インバータ５ａは前記RS-FF４の
出力信号Ｓ４を反転する。また、前記アンド回路５ｂ
は、前記インバータ５ａの出力と、任意に入力できる第
２基準信号（他の基準信号）Ｓ１３とを入力とする。従
って、論理回路５は、RS-FF４の出力信号Ｓ４がLowレベ
ルのときに第２基準信号Ｓ１３がHighレベルになれば、
その出力信号Ｓ５がHighレベルになる。
【００１７】前記論理回路５の出力信号Ｓ５は計数回路
６に入力される。この計数回路６は、論理回路５からの
Highレベルの出力信号Ｓ５を受ける毎に"１"を加算、計
数する。前記計数回路６の出力信号Ｓ６は前記セレクタ
ー７に入力される。セレクター７は、計数回路６の出力
信号Ｓ６を受ける毎に、選択する遅延素子８〜１１を切
換える。この切換えは、現在選択されている遅延素子の
遅延量よりも微小量Δｔだけ多い遅延量を持つ遅延素子
を選択するように行われる。
６に入力される。この計数回路６は、論理回路５からの
Highレベルの出力信号Ｓ５を受ける毎に"１"を加算、計
数する。前記計数回路６の出力信号Ｓ６は前記セレクタ
ー７に入力される。セレクター７は、計数回路６の出力
信号Ｓ６を受ける毎に、選択する遅延素子８〜１１を切
換える。この切換えは、現在選択されている遅延素子の
遅延量よりも微小量Δｔだけ多い遅延量を持つ遅延素子
を選択するように行われる。
【００１８】前記RS-FF４、論理回路５及び計数回路６
により、位相比較回路３の位相比較結果に応じてセレク
ター７による遅延素子の選択動作を制御する制御回路４
０を構成する。
により、位相比較回路３の位相比較結果に応じてセレク
ター７による遅延素子の選択動作を制御する制御回路４
０を構成する。
【００１９】次に、以上のように構成されたクロック位
相調整回路の動作を説明する。
相調整回路の動作を説明する。
【００２０】基準クロックCLK1と遅延された被基準クロ
ックCLK2（セレクター７で選択されたクロック信号Ｓ
７）とが相互に異なる周波数同士であっても、これ等ク
ロックが双方の周波数の最大公約数となる周波数まで分
周回路１、２により分周された後、この同一周波数のク
ロック同士が位相比較回路３で位相比較されるので、基
準クロックCLK1と被基準クロックCLK2間の位相関係とし
て進み位相か遅れ位相かが検出される。
ックCLK2（セレクター７で選択されたクロック信号Ｓ
７）とが相互に異なる周波数同士であっても、これ等ク
ロックが双方の周波数の最大公約数となる周波数まで分
周回路１、２により分周された後、この同一周波数のク
ロック同士が位相比較回路３で位相比較されるので、基
準クロックCLK1と被基準クロックCLK2間の位相関係とし
て進み位相か遅れ位相かが検出される。
【００２１】その結果、図４（ａ）のタイミング図に示
すように、被基準クロックCLK2に対応するクロック信号
Ｓ２が、基準クロックCLK1に対応するクロック信号Ｓ１
よりも位相が進んでいる場合には、位相比較回路３の出
力信号Ｓ３は常時Lowレベルとなる。一方、同図（ｂ）
に示すように、被基準クロックCLK2に対応するクロック
信号Ｓ２が基準クロックCLK1に対応するクロック信号Ｓ
１よりも位相が遅れている場合には、位相比較回路３の
出力信号Ｓ３は、両クロック信号Ｓ１、Ｓ２の立上りエ
ッジの位相のずれた期間でHighレベルとなる。
すように、被基準クロックCLK2に対応するクロック信号
Ｓ２が、基準クロックCLK1に対応するクロック信号Ｓ１
よりも位相が進んでいる場合には、位相比較回路３の出
力信号Ｓ３は常時Lowレベルとなる。一方、同図（ｂ）
に示すように、被基準クロックCLK2に対応するクロック
信号Ｓ２が基準クロックCLK1に対応するクロック信号Ｓ
１よりも位相が遅れている場合には、位相比較回路３の
出力信号Ｓ３は、両クロック信号Ｓ１、Ｓ２の立上りエ
ッジの位相のずれた期間でHighレベルとなる。
【００２２】従って、図５に示すように、基準クロック
CLK1を1/n分周したクロック信号Ｓ１と、被基準クロッ
クCLK2を1/m分周したクロック信号Ｓ２との間で、後者
のクロック信号Ｓ２の位相が進み位相の場合には、位相
比較回路３の出力信号Ｓ３はLowレベルを維持するの
で、第１基準信号Ｓ１２がHighレベルになってRS-FF４
に入力されても、RS-FF４の出力信号Ｓ４はLowレベルを
維持する。その結果、第２基準信号Ｓ１３が入力される
毎に計数回路６がインクリメントされて、セレクター７
は、遅延量が微小量Δｔだけ多い遅延素子を順次選択す
る。つまり、被基準クロックCLK2に対応するクロック信
号Ｓ２が進み位相の場合には、このクロック信号Ｓ２の
進み位相量を小さく調整することを繰り返す。
CLK1を1/n分周したクロック信号Ｓ１と、被基準クロッ
クCLK2を1/m分周したクロック信号Ｓ２との間で、後者
のクロック信号Ｓ２の位相が進み位相の場合には、位相
比較回路３の出力信号Ｓ３はLowレベルを維持するの
で、第１基準信号Ｓ１２がHighレベルになってRS-FF４
に入力されても、RS-FF４の出力信号Ｓ４はLowレベルを
維持する。その結果、第２基準信号Ｓ１３が入力される
毎に計数回路６がインクリメントされて、セレクター７
は、遅延量が微小量Δｔだけ多い遅延素子を順次選択す
る。つまり、被基準クロックCLK2に対応するクロック信
号Ｓ２が進み位相の場合には、このクロック信号Ｓ２の
進み位相量を小さく調整することを繰り返す。
【００２３】そして、図６に示すように、被基準クロッ
クCLK2に対応するクロック信号Ｓ２と、基準クロックCL
K1に対応するクロック信号Ｓ１との間で、立上りエッジ
の位相差が小さく（同図では位相差＝０に）なった後、
第２基準信号Ｓ１３により計数回路６の値が（ｍ＋２）
から（ｍ＋３）に変化した際に、セレクター７が新たに
次の遅延素子を選択し、その遅延素子で遅延されたクロ
ック信号Ｓ７（被基準クロックCLK2を更に微小量Δｔだ
け遅延した信号）が分周回路２で分周されて、その分周
回路２からのクロック信号Ｓ２が基準クロックCLK1に対
応するクロック信号Ｓ１に対して所定の進み位相となれ
ば、位相比較回路３の出力信号Ｓ３がHighレベルとなっ
て、RS-FF４の出力信号Ｓ４がLowレベルからHighレベル
に変化する。その結果、第２基準信号Ｓ１３が論理回路
５に入力されても、この論理回路５の出力信号Ｓ５はLo
wレベルに維持されて、計数回路６は計数を停止する。
従って、セレクター７の選択動作は停止して、現在選択
中の遅延素子がそのまま選択、保持される。
クCLK2に対応するクロック信号Ｓ２と、基準クロックCL
K1に対応するクロック信号Ｓ１との間で、立上りエッジ
の位相差が小さく（同図では位相差＝０に）なった後、
第２基準信号Ｓ１３により計数回路６の値が（ｍ＋２）
から（ｍ＋３）に変化した際に、セレクター７が新たに
次の遅延素子を選択し、その遅延素子で遅延されたクロ
ック信号Ｓ７（被基準クロックCLK2を更に微小量Δｔだ
け遅延した信号）が分周回路２で分周されて、その分周
回路２からのクロック信号Ｓ２が基準クロックCLK1に対
応するクロック信号Ｓ１に対して所定の進み位相となれ
ば、位相比較回路３の出力信号Ｓ３がHighレベルとなっ
て、RS-FF４の出力信号Ｓ４がLowレベルからHighレベル
に変化する。その結果、第２基準信号Ｓ１３が論理回路
５に入力されても、この論理回路５の出力信号Ｓ５はLo
wレベルに維持されて、計数回路６は計数を停止する。
従って、セレクター７の選択動作は停止して、現在選択
中の遅延素子がそのまま選択、保持される。
【００２４】尚、第２基準信号Ｓ１３としては、映像信
号処理に限れば、垂直/水平同期信号などを用いれば、
１水平期間に１回、又は１垂直期間に１回の割合で計数
回路６を動作させることができる。
号処理に限れば、垂直/水平同期信号などを用いれば、
１水平期間に１回、又は１垂直期間に１回の割合で計数
回路６を動作させることができる。
【００２５】（第２の実施の形態）図２は本発明の第２
の実施の形態のクロック位相調整回路を示す。
の実施の形態のクロック位相調整回路を示す。
【００２６】本実施の形態では、任意に設定可能であっ
た前記第１基準信号Ｓ１２に代えて、電源電圧の変動を
検出する回路２０からの電源電圧変動検出信号を用いた
ものであり、その他の構成は前記第１の実施の形態と同
一である。従って、本実施の形態によれば、電源電圧が
変動する毎に、再度、位相調整を実行することが可能で
ある。
た前記第１基準信号Ｓ１２に代えて、電源電圧の変動を
検出する回路２０からの電源電圧変動検出信号を用いた
ものであり、その他の構成は前記第１の実施の形態と同
一である。従って、本実施の形態によれば、電源電圧が
変動する毎に、再度、位相調整を実行することが可能で
ある。
【００２７】（第３の実施の形態）図３は本発明の第３
の実施の形態のクロック位相調整回路を示す。
の実施の形態のクロック位相調整回路を示す。
【００２８】本実施の形態では、任意に設定可能であっ
た前記第１基準信号Ｓ１２に代えて、周囲の温度変化を
検出する温度変化検出回路３０の温度変化検出信号を用
いたものであり、その他の構成は前記第１の実施の形態
と同一である。従って、本実施の形態によれば、周囲の
温度変化がある毎に、再度、位相調整を実行することが
可能である。
た前記第１基準信号Ｓ１２に代えて、周囲の温度変化を
検出する温度変化検出回路３０の温度変化検出信号を用
いたものであり、その他の構成は前記第１の実施の形態
と同一である。従って、本実施の形態によれば、周囲の
温度変化がある毎に、再度、位相調整を実行することが
可能である。
【００２９】
【発明の効果】以上説明したように、請求項１及び請求
項２記載の発明のクロック位相調整回路によれば、ＬＳ
Ｉ化された後は、必要に応じて任意の時期に、基準クロ
ックと被基準クロックとの間の位相を所望値に再調整で
きる効果を奏する。
項２記載の発明のクロック位相調整回路によれば、ＬＳ
Ｉ化された後は、必要に応じて任意の時期に、基準クロ
ックと被基準クロックとの間の位相を所望値に再調整で
きる効果を奏する。
【００３０】特に、請求項３及び請求項４記載の発明に
よれば、電源電圧変動や使用環境の温度変化があった場
合には、その都度、基準クロックと被基準クロックとの
間の位相を所望値に再調整できる。
よれば、電源電圧変動や使用環境の温度変化があった場
合には、その都度、基準クロックと被基準クロックとの
間の位相を所望値に再調整できる。
【図１】本発明の第１の実施の形態のクロック位相調整
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】本発明の第２の実施の形態のクロック位相調整
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図３】本発明の第３の実施の形態のクロック位相調整
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図４】本発明の第１の実施の形態のクロック位相調整
回路に備える位相比較回路の動作タイミング図である。
回路に備える位相比較回路の動作タイミング図である。
【図５】本発明の第１の実施の形態のクロック位相調整
回路の初期の動作タイミング図である。
回路の初期の動作タイミング図である。
【図６】本発明の第１の実施の形態のクロック位相調整
回路の位相調整完了前後動作タイミング図である。
回路の位相調整完了前後動作タイミング図である。
【図７】従来における基準クロックと被基準クロックと
の位相関係の変化を示す図である。
の位相関係の変化を示す図である。
１、２ 分周回路 ３ 位相比較回路 ４ RS-FF（フリップフロップ回
路） ５ 論理回路 ６ 計数回路 ７ セレクター ８、９、１０、１１ 遅延素子 ２０ 電圧変動検出回路 ３０ 温度変化検出回路 ４０ 制御回路 CLK1 基準クロック CLK2 被基準クロック Ｓ１２ 第１基準信号（基準信号） Ｓ１３ 第２基準信号（他の基準信
号）
路） ５ 論理回路 ６ 計数回路 ７ セレクター ８、９、１０、１１ 遅延素子 ２０ 電圧変動検出回路 ３０ 温度変化検出回路 ４０ 制御回路 CLK1 基準クロック CLK2 被基準クロック Ｓ１２ 第１基準信号（基準信号） Ｓ１３ 第２基準信号（他の基準信
号）
Claims (4)
- 【請求項１】 異種クロック間の位相を調整するクロッ
ク位相調整回路であって、 被基準クロックを遅延させる遅延量の異なる複数の遅延
素子と、 前記複数の遅延素子の何れかを選択するセレクターと、 基準クロック、及び前記セレクターで選択された遅延素
子からの遅延された被基準クロックを受け、前記基準ク
ロック及び前記被基準クロックの周波数を同一周波数に
分周する分周回路と、 前記分周回路により分周された基準クロックと被基準ク
ロックとの位相を比較する位相比較回路と、 前記位相比較回路の位相比較結果に応じて前記セレクタ
ーの選択動作を制御する制御回路とを備えたことを特徴
とするクロック位相調整回路。 - 【請求項２】 前記制御回路は、 前記位相比較回路の位相比較結果によりセットされ、任
意に入力できる基準信号によりリセットされるフリップ
フロップ回路と、 前記フリップフロップ回路の出力、及び任意に入力でき
る他の基準信号との論理をとる論理回路と、 前記論理回路の所定の値の出力回数を計数し、その計数
結果により前記セレクターを切換える計数回路とを備え
たことを特徴とする請求項１記載のクロック位相調整回
路。 - 【請求項３】 前記基準信号は、電源電圧の変動を検出
する回路の電源電圧変動検出信号であることを特徴とす
る請求項２記載のクロック位相調整回路。 - 【請求項４】 前記基準信号は、温度変化を検出する回
路の温度変化検出信号であることを特徴とする請求項２
記載のクロック位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000004380A JP2001197047A (ja) | 2000-01-13 | 2000-01-13 | クロック位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000004380A JP2001197047A (ja) | 2000-01-13 | 2000-01-13 | クロック位相調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001197047A true JP2001197047A (ja) | 2001-07-19 |
Family
ID=18533178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000004380A Pending JP2001197047A (ja) | 2000-01-13 | 2000-01-13 | クロック位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001197047A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006018943A1 (ja) * | 2004-08-19 | 2006-02-23 | Renesas Technology Corp. | 位相同期回路 |
| KR100863781B1 (ko) * | 2004-08-19 | 2008-10-16 | 가부시끼가이샤 르네사스 테크놀로지 | 위상 동기 회로 |
| JP2010219638A (ja) * | 2009-03-13 | 2010-09-30 | Nikon Corp | データ転送装置及び撮像装置 |
-
2000
- 2000-01-13 JP JP2000004380A patent/JP2001197047A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006018943A1 (ja) * | 2004-08-19 | 2006-02-23 | Renesas Technology Corp. | 位相同期回路 |
| US7423461B2 (en) | 2004-08-19 | 2008-09-09 | Renesas Technology Corp. | Phase synchronous circuit |
| KR100863781B1 (ko) * | 2004-08-19 | 2008-10-16 | 가부시끼가이샤 르네사스 테크놀로지 | 위상 동기 회로 |
| US7659759B2 (en) | 2004-08-19 | 2010-02-09 | Renesas Technology Corp. | Phase synchronous circuit |
| JP2010219638A (ja) * | 2009-03-13 | 2010-09-30 | Nikon Corp | データ転送装置及び撮像装置 |
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