JPS6238920A - 多相クロツク発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多相クロック廃止装置に係り、特に基準クロ
ックに対して正確に位相同期され、しかも基準クロック
に対して任意の遅延時間をもったクロックエツジを発生
させることができる多相クロック発生装置に関する。

〔従来技術及びその問題点〕

大規模なディジタル論理システムにおいては、ディジタ
ル論理デバイス間のディジタル論理信号の伝達を同期、
整合させるために基準クロックが用いられる。ディジタ
ル論理信号は、そのシステムで用いられる全ての信号の
論理状態が確定したときにのみ正しく働く。このことは
メモリのデータバスやアドレスバスのようなシステムバ
スに特に当てはまる。ある信号の論理状態は、特定の時
期でのみ決定でき、たとえば、ランダムアクセスメモリ
ＲＡＭによって発生されたデータ信号の論理状態はメモ
リアクセスディレィの後でのみ決定できる。

典型的なディジタル論理システムであるコンピュータは
、以下のようなステップを実行することによってメモリ
アクセスを行う。ます、コンピュ−タはメモリアドレス
バスにアドレスを与える。

所定時間後、アドレスバスは安定化し、アドレスが決定
される。次に、アドレスバスからのアドレスを用いたア
ドレスデコードロジックによって、そのアドレスに相当
する特定のＲＡＭセルを選択し、一定時間ごメモリセル
の内容をメモリデータバスに転送する。この時間はＲＡ
Ｍアクセスタイムといわれる。最後に、データバス信号
が安定化し、コンピュータそのデータを用いることがで
きるようになる。

典型的なコンピュータは、２つの基準クロックサイクル
内で完全なメモリアクセスを実行しようとする。コンピ
ュータは１周期２ｔの基準クロックを有する。コンピュ
ータは時刻ｔｏにアドレス信号及びアドレスアクセス信
号をメモリアドレスバスに送り、時刻３ｔにはＲＡＭの
内容をメモリデータバスにクロック信号として送り、時
刻４ｔにはＲＡＭの内容をメモリデータバスからコンピ
ュータにラッチする。この方法は、ＲＡＭアクセスタイ
ムｍが時刻４ｔより小さいかそれと等しい場合に良好に
機能する。４ｔより大きいアクセスタイムをもった低速
安価なＲＡＭが用いられる場合は、時刻４ｔにデータバ
スから読み出されたデータを転送するのに基準クロック
のどのクロックエツジも用いることが出来ないので重大
な問題が生じる。

この問題の解決のために種々の提案がなされている。第
１に周波数の低い基準クロックを用いることである。ク
ロック周波数はＲＡＭアクセスタイムを時間ｔより小さ
いかそれと等しい点まで減少させることができる。これ
によって当然にディジタル論理システムの処理速度が遅
くなるので望ましくない。

第２の解決策は、周波数の高いクロックを用いることで
ある。かなり周波数の高いクロックは、設計者がアドレ
スをＲＡＭ及びアドレスデコードロジックにクロック入
力するエツジを選択することのできる付加的なエツジ、
及びＲＡＭから読みだされたデータを所要の時間内でデ
ータバスに転送するのに用いることのできるクロックエ
ツジを備えることになる。しかし、高クロック周波数に
は、例えばシステムパワーの増大、無線周波数の妨害、
クロックスキューなどの別の問題がある。

クロックスキューは基準クロックがディジタルシステム
内の各所に伝達される時に生じる、その基準クロックの
位相変化をいう。クロック周波数が高くなればなるほど
、クロックスキューによって潜在的に影響をうけるクロ
ック期間の割合も高くなる。したがって、高い周波数の
クロックのクロックスキューはシステムを誤動作させや
すくなる。

第３の解決策は、基準クロックの１個又はそれ以上を遅
延させるものである。この方法はＲＣ回路または遅延線
を用いて基準クロックを遅延させるものである。しかし
、この方法は温度に対する精度、感度及び発生した遅延
を変化させることに　　　−なるプロセスの変化の問題
がある。遅延のいかなる変化もディジタル論理システム
を誤動作させる可能性を有している。

第４の解決策は、局所周波数逓倍器又はフェーズロック
ループを用いて付加的なタイミングエソジをもった高周
波クロック信号を発生させるものである。これらの解決
策は、安定した周波数の所要の付加的なエツジを発生さ
せることができるが、基準周波数に対する正確な位相の
制御が得られず、したがって基準クロックの安定基準を
維持するために何らかの付加的な同期機構が必要となる
。

第５の解決策は、同期システムにおいてメモリ信号を最
も近いクロックエツジに同期させるアービトレータをも
った非同期インタフェースを用いるものである。非同期
信号がクロックエツジのあまり近くで生じると、アービ
トレータはその信号を次のクロックエツジまで遅延させ
ることになる。

したがって、システムは全てのクロックサイクルの遅延
を許容しなければならない。この方法は高性能の非同期
メモリなどには不向きである。

基準クロック信号から付加的なりロックエツジを発生す
るための正確、安定で、フレキシブル、且つ温度、プロ
セスに依存しない装置が望まれる。

〔目　的〕

本発明は、上記した従来技術の問題点を解決するために
なされたものであって、その目的とするところは、基準
クロックに対して極めて正確に位相同期を保持し、しか
も基準クロックのクロックエツジに対して任意の遅延間
隔を有するクロックエツジをもったクロック信号を発生
させることができ、且つ安価な多相クロック発生装置を
提供することである。

〔問題点を解決するための手段〕

要するに本発明は、入力信号に対して遅延された出力信
号を出力し且つ遅延時間を制御信号におうして可変する
ことができる少なくとも２つの可変遅延回路と、 第１の入力信号と第２の入力信号との何方が先に起こっ
たかを比較し該比較に基づいて制御信号を出力する比較
回路とを備え、 前記可変遅延回路は前段の出力と後段の出力とが直列に
接続され且つ各前記可変遅延回路に前記制御信号が接続
されており、 基準となるクロック信号を前記可変遅延回路の最前段の
入力信号とし、前記可変遅延回路の最後段の出力信号を
前記第１信号とし、 基準となるクロック信号を前記第２信号とし、前記第１
信号が前記第２信号よりも先に起こった場合には前記可
変遅延回路の遅延時間を長くし、第２信号が第１信号よ
りも先に起こった場合には前記可変遅延回路の遅延時間
を短くするようにしたことを特徴とするものである。

〔実施例〕 以下、本発明を図面に示す実施例に基づいて説明する。

まず、始めに基準クロック信号について説明する。第１
図は基準クロック信号のタイミング図である。信号１０
１が基準クロック信号である。信号１０２は、本発明の
実施例で用いられる非重複（ｎｏｎ−ｏｖｅｒｌａｐｐ
ｉｎｇ）クロック信号である。

信号１０２は通常、たいていのディジタル論理システム
において得ることができる、信号１０１か二　　　　ら
従来周知の種々の方法によって発生させることができる
。基準クロックは、複数個のり日ソクエ′　　　　ッジ
を発生せしめる基準タイミングを与える。本発明の実施
例において、発生したクロックエツジは信号１０１の位
相１１０に対して発生する。本発明の方法および装置は
クロック信号の反対位相を分割することにも同様に応用
できる。

第２図は基準クロック信号１０１と発生したクロックエ
ツジ１０５および１０６との間のタイミング関係を示す
。時間間隔２００．２０１および２０２は本発明によっ
て慎重に制御される。時間間隔２００．２０１および２
０２は同じ接続時間を有している。但し、本発明は同じ
でない時間間隔でも動作することが可能である。

好適実施例のタイミングの範囲は基準クロック信号の立
上り端から交代（ａ　Ｉｔ　ｅｒ　ｎａ　ｔｅ　）クロ
ック信号の立上り端にかけて生じる。交代クロック信号
は非重複クロック信号でも反転基準クロック信号でもよ
い。本発明の実施例は交代クロック信号として非重複ク
ロック信号を用いる。この精度は、非重複クロック信号
を発生させる通常の方法に照らすと、非重複クロック信
号を制御されものとする場合に高精度となる。この方法
によって非重複クロック信号は反転基準クロック信号よ
りもより正確に基準クロック信号に結合されるようにな
る。

反転基準クロック信号は、プロセスの変化および反転基
準クロック信号を発生するのに用いられるインバータの
闘Ｃ１ム電圧によって生じるゲート遅延を受ける。信号
１０２は本発明実施例の交代クロック信号である。

第３図は従来から知られた所定の遅延素子３０１をもつ
回路の機能ブロック図である。クロックエツジ１０５お
よび１０６は第３図の回路と機能的に同じ回路からも一
応発生させることができる。

基準クロック信号１０１が人力３１０に与えられ、発生
されたクロックエツジ１０５および１０６はそれぞれ遅
延素子出力３１１．３１２から得られることになる。　
しかし、この方法は大規模ディジタル論理システムに要
求される時間間隔２００．２０１および２０２の精度の
訓察ができない。時間間隔２００．２０１および２０２
の精度は第３図に示された回路からは温度、製造工程、
回路形式についての費用のかかる調整によつ得られるに
すぎない。

第４図は本発明の実施例による機能ブロック図である。

この装置は４つの素子、すなわち３つの可変遅延回路（
可変遅延素子）４０１および比較回路（以下、比較器）
４０５を有している。本発明が備えるべき遅延素子の数
はディジタル論理システムが必要とする付加的なりロッ
クエツジの数に１を足した数と等しい。本発明の実施例
では、これらの可変遅延素子は各々が一定の遅延間隔を
もつ２つの付加的クロックエツジを発生するのに用いら
れる。第３の遅延クロックエツジは制御用に用いられる
。交代クロック信号の立上り端がシステムにおいてこの
クロックエツジ用に用いられるからである。第２図はこ
れらのタイミングの関係を示す。これらの可変遅延素子
は直列に接続され、比較器４０５に接続される。基準ク
ロック信号４０１は第１の可変遅延素子４０１に与えら
れる。交代クロック信号は各可変遅延素子４０１および
比較器４０５に与えられる。制御信号４２０は比較器４
０５によつ発生され、各可変遅延素子４０１に与えられ
る。

本発明の実施例の動作方法は次のとおりである。

まず、基準クロック信号４０１が第１の可変遅延素子４
２１に与えらる。その遅延素子は基準クロック信号４１
０の遅延信号４１１を発生する。

この信号４１１は第２の可変遅延素子４２２に与えられ
、この素子は基準クロック信号４１０の２回遅延信号４
１２を発生する。信号４１２は第３の可変遅延素子４２
３に与えられ、この素子は基準クロック信号４１０の最
後の遅延信号４１３を発生する。信号４１３は基準クロ
ック信号４１０の反転に対応する。信号４１３の立上り
端は比較器４０５によって交代クロック信号４０９の立
上り端と比較される。この２つの端が頂度同じ時刻で生
じる場合、遅延素子の遅延間隔の調整は必要なく、発生
クロック端１０５および１０６は基準クロック信号と正
確に同期される。しかし、信号４１３が代用クロック信
号４０９の立上り端より進んでいる場合は、各可変遅延
素子の遅延間隔は信号４３の立上り端（前端）と交代ク
ロック信号４０９の立上り＠（前端）との間の一致を回
復するめに増大させる必要がある。信号４３が交代クロ
ック信号４０９の立上り端より遅れる場合は、各可変遅
延素子の遅延間隔は減少させる必要がある。比較器４０
５は制御信号４２０を発生し、この信号は各遅延素子に
与えられ遅延間隔を制御する。

本発明の実施例は、基準クロック信号の立上り端と交代
クロック信号の立上り端との間の時間差に対応する所定
のタイミング期間を有している。

誤差は全て可変遅延素子の数で分割されて実際の発生端
と理論上の発生端との間のタイミング誤差に達する。こ
の誤差は非常に小さいのでほとんどのディジタル論理シ
ステムでは問題とならない。

小さな電流負荷に対しては、発生クロックエツジ１０５
および１０６は大きな付加遅延がなくても、それぞれ信
号４１１および４１２から直接に得ることができる。し
かし、電流負荷が信号４１１および４１２の立上り時間
を遅らせてしまう場合には、該負荷は発生クロック端の
精度に影響しやすく、他の方法をとる必要がある。

第５図は第４図の機能ブロック図に素子を付加して大き
な電流負荷に対応できるようにしたものである。大きな
電流負荷に対しては、１つまたはそれ以上の可変遅延素
子４０１を元の可変遅延素子に並列に付加して、主タイ
ミングループに影響をがえずに遅延クロックエツジを発
生させることができる。可変遅延素子４３１によって発
生された信号５１１は、同じ負荷のかかっている場合の
信号４１１と全く等しい。素子４３１に置がれた負荷は
タイミングに影響しない。これは、それがそのタイミン
グが主タイミングループによって制御されるからである
。しかし、それでも、その負荷は発生したクロックエツ
ジの傾きを変化させることがある。別の方法は各可変遅
延素子に続く主タイミングループに同様に負荷のかかっ
た高電流ドライバを配置するものである。この態杜では
、主タイミングループを回るフィードバックは高負荷の
下でも正確にループタイミングを保持し、ドライバ遅延
を補償する。

第６図は本発明の実施例による可変遅延素子の機能ブロ
ック図である。可変遅延素子４０１は可変電流源６１０
、容量６１１、負端子エッジリガ型再生フリップフロッ
プ６１２およびスイッチ６２０．６２１からなる。可変
遅延素子４０１は入力信号６０１、制御信号６０２、基
準電圧６０４およびリセット信号６０５によって制御さ
れる。

電力は電線６０６および６０７を通して供給される。可
変遅延素子４０１は制御信号６０２に比例して入ノＪ信
号６０１を遅延させることにより出力信号６０３を発生
する。

第６図の可変遅延素子は吹のように作動する。

初めに、全ての論理信号は論理偽となっている。

第１に、リセット信号６０５が論理真となり、スイッチ
６２０を作動させ、それによって容量６１１が基１電圧
に充電され、再生フリップフロップ６１２がリセットさ
れる。基準電圧６０４は供給電圧にスイッチ６２０のス
イッチ闇値電圧を加えたものである。通常の供給線６０
６は、それが充分に雑音がなく、スイッチ６０が電圧降
下（これはリセット信号６０５の立上り端の前にゼロに
なることはない）を発生しない場合に用いることができ
る。信号６３１は容量６１１両端の電圧である。信号６
３１は再生フリップフロップ６１２に対する論理真岡崎
を越えている。入力信号６０１が論理真になると、スイ
ッチ６２１は可変電流源６１０が容量６１１を放電でき
るようにする。容量６１１の両端電圧は時間と共に直線
的に減少する。その容量の両端電圧がフリップフロップ
６１の論理色間（ｍを横切ると、フリップフロップの出
力は論理真となる。したがって、出力信号６０３は入力
が論理真となった後輪埋置となり、遅延を表わす。遅延
間隔は、電流源６１０を介する電流によって制御される
容量の放電率に依存する。電流ＴＡ６１０を通る電流し
たがって遅延は制御信号６０２によって制御される。

本発明の実施例では、各遅延素子は同じもので、したが
って各遅延陥隔は所定の制御信号に対ちて等しい。遅延
素子が等しい遅延間隔をもつ場合、クロックエツジは基
準クロック期間の分数の整数倍のところで生じる。異な
った遅延間隔をもった可変遅延素子は容・量６１１の容
量値を変えることによって構成できる。異なった遅延間
隔をもった可変の遅延素子を用いると、本発明を基準ク
ロック期間の分数の非整数倍を発生するように構成でき
る。各遅延素子の遅延間隔の合計は基準クロック信号の
前端から交代クロック信号の前端に至る期間の１７２に
等しくなければならない。

第７図は可変遅延素子の回路図である。可変遅延素子の
集積には大規模ディジタルシステムにおける本発明の多
くの応用分野において重要である。

図はＮＭＯ５技術で実現されているが、他の技術も同様
に用いることが可能であり、第７図を基礎として容易に
設計できる。図示の回路は８個のエンハンスメントモー
ドＮＭＯ５素子７１２および７２０〜７２６、容量７１
１として構成された１個のデプレションモードＮＭＯ５
およびプルアップロードとして構成された２個のデプレ
ションモードＮＭＯ５素子７１３および７１４からなる
。

第８図は第７図に示された回路のタイミング図である。

回路の動作はタイミング図に関連して回路を検削するこ
とによってよく理解できる。信号７０１は基準クロック
信号または遅延した基準クロック信号である入力信号で
ある。

信号７０５は上記第６図の説明においてリセット信号６
０５として用いられた交代クロック信号である。信号７
０２は制御信号である。信号７０６および７０７はそれ
ぞれＶｄｄおよび基準アースである。　回路は出力信号
７０３およびその補値（以下、コンブリメント〕７０８
を発生する。素子７２０，７２１および７２２は電流源
および第６図のスイッチとして拗く。素子７１２，７１
３．７１４および７２３〜７２６は第６図の再生フリッ
プフロップに似た再生ラッチとして働く。

まず、信号７０５の立上り端は再生ラッチ回復信号７０
３および７０８をそれぞれそれらの初期論理真および偽
状態ヘリセットする。信号７０５の立上り端はまた容量
７１１を充電して基準電圧７０４に等しい初期電圧にす
る。実施例では、基準電圧７０４は供給線７０６のオン
デバイスのフィルタリングによってつくられる。信号７
０５のリセット機能は信号７０５の立下り端で終了する
。

信号７０１の立上り端が生じるとき、素子７２２が作動
し、容量７１１の電荷を素子７２１および７２２を介し
て放電される。放電率は、素子７２２が低抵抗に駆動さ
れるので素子７２１を流れる電流量に依存する。素子７
２１を流れる電流率は素子７２１のゲート電圧に依存す
る。ゲート電圧は可変遅延素子による遅延に比例した制
御信号７０２である。容量７１１の電圧が素子７１２の
闇値電圧より下まわった場合、素子７１３．７１４、ア ７２３および７２４によ今齢成される負エツジトリ刃型
再生ラッチは、信号７０３を論理真状態に、信号７０８
を論理偽状態にラッチする。最後に、ｔＢ号７０１の立
下り端の後、信号７０５の立」二り端は再び信号７０３
および７０８を含む再生ラッチをリセットする。こうし
て、回路は可変遅延素子として働く。

不均一な遅延は、複数の可変遅延素子間の容量７１１の
容量比を調整することによって同じ論理信号によって発
生、制御することができる。

制御信号は広範囲の使用可能な振幅を有している。制御
信号として利用できる最大の振幅によって、電流源は、
可変遅延素子の遅延時間を再生ラッチの遅延とほぼ等し
い最小の遅延時間とする短絡回路として働らくようにな
る。制御信号として利用できる最小の振幅は素子７２１
の閾値電圧である。素子７２１がオフの場合、最大遅延
は可変遅延素子特有の動作時のリーケージによって決定
される。

第９図は本発明の実施例による比較器の機能ブロック図
である。比較器４０５は比較発生器（ｃ　ｏｍｐａ　ｒ
ｉ　ｓｏ　ｎ　ｇｃ　ｎｅ　ｒａ　ｔｏ　ｒ）　９０１
およびローパスフィルタ９０２からなる。比較発生器４
０５は信号４１３と交代クロック信号４０９によって制
御される。

比較発生器９０１は、発生信号４１３を交代クロック信
号４０９と縁辺し比較し、信号４１３が基準クロック信
号４１０より進んであるか、遅れているか、同じである
かを示す信号９０３を発生することによって動作する。

フィルタ９０２は信号９０３を低域ろ波し、たとえば可
変遅延素子を制御するのに使用することができる制御信
号を発生する。

第１０図は本発明の実施例による比較器４０５の詳細な
機能ブロック図である。比較器４０５はインバータ９５
３、ＡＮＤゲート９５１、スイッチ９６１．９６２、電
荷ホルダ９５０．９５１および容量９７２からなる。交
代クロック信号４０９は信号４１３とＡＮＤをとられ信
号９８３を発生する。信号４１３はインバータ９８３に
よって反転され、信号９８４を発生する。インバータ９
５３は、信号４１３のコンブリメントが第６図のフリッ
プフロップから得られるので、大規模のディジタルシス
テムでは必要ない。

信号９８３はスイッチ９６１を作動させる。信号９８４
はスイッチ９６２を作動させる。スイッチ９６１は交代
クロック信号４０９より遅れるときに作動される。スイ
ッチ９６１が作動されると、正電荷Ｃが容量９７２によ
って保持されている場合にその正電荷が出力信号４２０
に転送される。

この電荷によって制御信号４２０の電圧が増大する。こ
の制御電圧の増大はたとえば可変遅延素子の遅延を減少
するために用いることができる。

スイッチ９６２は信号４１３が基準クロック信号４１０
より進むときに作動する。スイッチ９６２が作動すると
、それは負の電荷Ｃを容量９７２から制御線４２０を介
して引張る一二の電荷によって制御信号４２０の電圧は
減少する。この制御電圧の減少はたとえば可変遅延素子
の遅延を増大させるのに用いることができる。この機能
ブロック図では、インバータ９５３およびＡＮＤゲート
９５１は第９図の比較発生器９０１と同じ機能を果たし
、一方、電荷素子９５０．９５１、スイッチ９６１．９
６２および容量９７２は第９図のロ−パスフィルタと同
し機能をはたす。

本発明の実施例では、最後の可変遅延素子の出力信号は
、該出力信号が第２図に示されているように交代クロッ
ク信号と一致しているときには全く遷移しない。このよ
うに動作するのは、その信号の真になる時間が経過する
０１１に交代クロック信号が可変遅延素子をリセットす
るためである。これによってスイッチ９６１及び９６２
がともに同じ量の電荷を転送し、それによって制御信号
の全ての効果が打ち消される。これは、たとえばバング
バング制御方法より安定している。これは、バングバン
グ制御では、容量９７２との間で電荷を転送し、それに
よって制御信号が振幅の制限値を越えてオーバーシュー
トしてしまう。

第１１図は本発明の好適実施例による比較器の回路図で
ある。比較器の集積化は大規模ディジタルシステムにお
ける本発明の多くの応用分野にとって重要である。回路
図はＮＭＯ５技術を用いた場合を示している。他の技術
も同様に利用可能であ、第１１図を基にして容易に設計
できる。回路は１０個のエンハンスメントモードＮＭＯ
３素子１０２乃至１０３０及び容量として形勢された４
コンピユータのデプレションモードＭＯ３ｉ子１０３１
乃至１０３４から構成されている。回路は、入力信号、
即ち基準クロック信号１００１、交代クロック信号１０
０５、供給でんある１００６、及び発生信号１００３．
１００８から、制御信号を発生する。発生信号１００３
とをのコンブリメント１００８は第７図の出力信号７０
３及びそコンブリメント７０８に相当する。

第１２図は、第１１図に示された回路のタイミング図で
ある。この回路の動作は回路及びタイミング図の両方を
検討する−ことによって良（理解できる。この回路は第
１０図の機能ブロック図と同様に働く。比較器は、交代
クロック信号１００５を発生信号１００３に対して比較
する。信号１００３は、該信号１００３の立上り端が交
代クロック信号１００５の立」ニリ端より進む（この時
は信号１００３は論理真である）期間を除いて、論理色
である。信号１００３は、素子１０２９に直接に接続さ
れ、容量１０３３から容量１ｏ３４へ電荷を転送するの
に用いられ、それによって制御信号１０２０の電圧を減
少させる。素子１ｏ２５及び１０３０は、容量■０３４
に充電された全ての電荷を、信号１００５の真状態すな
わち信号１００３が論理色にリセットされる期間の間に
接地に落とさしめるために用いられる。素子１０２６は
、容量１０３４の充電に続いて素子１０３０のゲートの
電荷を引っ張ることによってその素子１０３′　　　　
クロック信号１００５より遅れる場合には、信号Ｏをオ
フにするのに用いられる。

回路の残余の部分は、発生信号１００３が交代１００８
は、基準クロック１００１が偽になり非重複信号１００
５が真になるときに、論理色又はＶｄｄとなる。最初、
基準クロック信号１００１の立上り端が素子１０２１を
オンにして、接地電位にある交代クロック信号１００５
に対して正の電荷を容量１０３１に置く。次に、基準ク
ロック信号１００１は、論理色となり、信号１００８は
論理真となるから素子１０２３と１０２２の両方ともオ
フになって電荷が容量１０３１に残るようになる。次に
、交代クロック信号１００５が論理真となるとき、信号
１１９０の電圧は、さらに正になって、素子１０２４が
信号１００５を通過指せるようにし、信号１１１８４を
論理真に移行させ、それによって素子１０２８をオンに
し、電荷を容量１０３２から容量１０３３へ転送する。

容量１０３３．１０４４及び１０３２の、絶対容量でな
くその間の比は集積回路では容易に制御される。

本実施例において１０３３と１０３２または１゜３４の
比は約５０：ｌである。素子１ｏ２７は信号１００５が
低レベルで素子１０２８を作動させることができない期
間の間に電圧源１００６がら容量１０３２を充電するの
に用いられる。

発生信号１００３が交代クロック信号１００５より進ん
でいる場合は、基準クロック信号１００１の立上り端が
素子１０２１をオンにし、交代クロック信号１００５に
対して正の電荷を容量１０３１に置く。しかし、システ
ムクロック１００１がスイッチ１０２１をオフにし、信
号１００８が信号１００５の前に低レベルに移行するか
ら、スイッチ１０２３．１０２２の両方ともオンにし、
容量１０３１を放電する。したがって、交代クロック信
号１００５が真になるとき、信号１１９゜の電圧は、信
号１１８４をこえた１門値電圧より小さくなり、スイッ
チ１０２４及び１０２８をオフのままにする。これによ
って、容量１０３２から容量１０３３へ電荷が移動する
のが防止される。

本発明によって発生されるタイミングエツジはプログラ
ム可能な可変遅延素子を用いてプログラムすることがで
きる。プログラム可能な遅延素子は、定電流源６１０の
代わりにプログラム可能な電流源を、第６図の一定容量
６１１の代わりにプログラム可能な容量をもちいること
によって構成できる。

〔効　果〕

本発明は、上記のように構成され、作用するものである
から、基準クロックから該基準クロックに対してディレ
ィを有するエツジを備えたクロック信号を複数発生させ
ることができる。この発生されたクロック信号は、基準
クロック信号に対して正確な位相同期を保持することが
できる。また、この際、本発明では従来技術と比較して
極めて高い精度を得ることができる。例えば、」１記し
た実施例においては、±０．１ナノ秒の精度が達成でき
る。

また、このような高い精度を得るのに、本発明において
は高価なカスタムトリミングや、他の特別な手段をとる
必要がないので、非富に安価に達成することができると
言う効果が得られる。

また、本発明では、発生したクロック信号のエツジが生
じるタイミングを基準クロック信号の周期に対して任意
の整数又は非整数倍に分割することができると言う効果
が得られる。実際、このクロックエツジは、基準クロッ
ク信号の任意のクロック・フェーズに対応させて発生さ
せることができる。

【図面の簡単な説明】

図面は本発明の実施例に係り、第１図は基準クロック信
号のタイミング図、第２図は基準クロッりと基準クロッ
クから発生されたクロックエツジとの間のタイミング関
係を示す図、第３図は従来用いられている遅延時間の固
定された遅延素子の機能ブロック図、第４図は一実施例
に係る多相クロック発生装置の機能ブロック図、第５図
は高負・荷時に用いるための可変遅延素子を備えた多相
クロック発生装置の機能ブロック図、第６図は可変遅延
素子の機能ブロック図、第７図は第６図に示す可変遅延
素子の回路図、第８図は第７図に示す回路の信号のタイ
ミング図、第９図は比較回路の機能ブロック図、第１Ｏ
図は第９図に示す比較回路の詳細な機能ブロック図、第
１１図は第７図に示す可変遅延素子とともに用いられる
比較回路の回路図、第１２図は第１１図に示す回路の信
号のタイミング図である。 １１０：基準となるクロック信号の一例たる基準クロッ
ク信号、 １０２：基準となるクロック信号の一例たる交代クロッ
ク信号、 ４０１：可変遅延回路（可変遅延素子）、４０５：比較
回路、 ４１０：入力信号、 ４１１．４１２，４１３：出力信号、 ４２０：制御信号、 ４２１：最前段の可変遅延回路、 ４２３：最後段の可変遅延回路。 ４３１：高負荷用の可変遅延素子、

Claims (1)

1. 【特許請求の範囲】 １　入力信号に対して遅延された出力信号を出力し且つ
   遅延時間を制御信号に応じて可変することができる少な
   くとも２つの可変遅延回路と、第１の入力信号と第２の
   入力信号との何方が先に起こったかを比較し該比較に基
   づいて制御信号を出力する比較回路とを備え、 前記可変遅延回路は前段の出力と後段出力とが直列に接
   続され且つ各前記可変遅延回路に前記制御信号が接続さ
   れており、 基準となるクロック信号を前記可変遅延回路の最前段の
   入力信号とし、前記可変遅延回路の最後段の出力信号を
   前記第１信号とし、 基準となるクロック信号を前記第２信号とし、前記第１
   信号が前記第２信号よりも先に起こった場合には前記可
   変遅延回路の遅延時間を長くし、第２信号が第１信号よ
   りも先に起こった場合には前記可変遅延回路の遅延時間
   を短くするようにしたことを特徴とする多相クロック発
   生装置。 ２　前記可変遅延回路の最前段に入力される基準となる
   クロック信号は、基準クロック信号であり、前記比較回
   路の第１信号は、前記基準クロック信号と別の交代クロ
   ック信号であることを特徴とする特許請求の範囲第１項
   に記載の多相クロック発生装置。 ３　前記可変遅延回路は、入力が互いに接続され且つ前
   記比較回路からの制御信号を受ける２つの可変遅延素子
   からなり、前記可変遅延素子の一方の出力は、前記可変
   遅延回路の出力を構成して次段の可変遅延回路の入力に
   接続され、もう一方の可変遅延素子の出力は多負荷時に
   用いるためのクロック信号を出力するものであることを
   特徴とする特許請求の範囲第１項又は第２項に記載の多
   相クロック発生装置。