JP2944713B2 - 集積回路装置及びクロック発生回路 - Google Patents

集積回路装置及びクロック発生回路

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JP2944713B2
JP2944713B2 JP2179424A JP17942490A JP2944713B2 JP 2944713 B2 JP2944713 B2 JP 2944713B2 JP 2179424 A JP2179424 A JP 2179424A JP 17942490 A JP17942490 A JP 17942490A JP 2944713 B2 JP2944713 B2 JP 2944713B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロックの発生に関し、詳細には集積回路上
でのクロック信号の発生に関する。
〔従来の技術〕
最近の集積回路グラフィックシステムの性能の急激な
向上によりデータ周波数の増大の要求がなされている。
主流のグラフィックワークステーションでのデータ周波
数は25MHzから100MHzを越えるところまで増加してお
り、更に増加が可能となっている。
現在、スクリーン出力用の情報はピクセルドット周波
数で直列にその情報を周期的に出力するフレームメモリ
と呼ばれる一群のメモリに記憶される。この直列情報は
このピクセルドット周波数でグラフィックハードウェア
により処理出来るものであり、最終的にはディジタルア
ナログ変換器（DAC）により陰極線管（CRT）内の電子銃
を制御するアナログ電圧に変換される。
そのような高い速度では動作出来ない、容易に得るこ
との出来る安価なメモリ技術を利用するために、上記の
フレームメモリは複数のより小さいフレームメモリに分
割され、これらがより低速で並列に動作する。これら小
さいフレームメモリからのピクセルデータはパイプライ
ンを下流側へと並列のストリームとして出力される。こ
れらピクセルストリームはマルチプレクサによりDACの
上流で１本の高速直列ストリームに合成される。
〔発明が解決しようとする課題〕
一般にそのような合成にはこのマルチプレクサを制御
するための高速クロックが使用される。高速直列ピクセ
ルストリームで動作しなければならないグラフィックハ
ードウェアは同じくこの高速クロックで制御されねばな
らない。ピクセルドット周波数の外部高速クロックをマ
ルチプレクサと高速順次グラフィック装置の両方の制御
のために供給しなければならないとはいえ、同一のシリ
コンチップ上で多数のピクセルストリームを高速順次グ
ラフィック装置として合成するようなそのようなマルチ
プレクサを用いることは知られている。これは、グラフ
ィック装置に入る低周波データが高周波クロックと相関
していないから解決困難な同期の問題を生じさせる。こ
の低周波データが例えば分周器を用いてこの高周波クロ
ックからとり出された信号により制御されるとしても、
これら高周波での遅延は非相関と見られねばならぬもの
となる。この問題に加えて、高周波クロックの発生には
余分のコストが必要である。
一般により低い周波数のいくつかのデータストリーム
を１個のシリコンチップにとり込むことがしばしば必要
である。一旦１つのストリームに合成されると、このデ
ータはそのチップの他の部分への入力として使用するこ
とが出来る。両段においてこのチップにおける最高の周
波数の外部クロックの入力が必要である。れは高価とな
りそして同期の問題を生じさせる。
本発明の目的は低周波の入力データとこのデータをよ
り高周波で利用する集積回路処理装置との同期の問題を
解決することである。
〔課題を解決するための手段及び作用〕
本発明の一つの観点によれば、集積回路は第１の周波
数で入るデータを受けるように接続されそして第１の周
波数より高い第２の周波数でそのデータを直列に出力す
るように高周波クロック信号により制御可能なマルチプ
レクサと、このマルチプレクサからの第２周波数のデー
タ出力を受けそして高周波クロック信号によりそのデー
タを処理するように制御可能な処理装置と、第１周波数
の第１クロック信号を受けそしてこの処理装置とマルチ
プレクサに供給されるべき高周波クロック信号をそれか
ら発生するうよに動作可能なクロック発生回路とを備え
ている。
入力データを調整するために用いられる第１クロック
信号から高周波クロック信号を発生するために集積回路
装置の１部分であるクロック発生回路を利用することに
より、処理装置の動作が確実に処理されているデータの
データ周波数に同期させることが出来る。
かくして、本発明の一実施例ではチップ上の低周波並
列ストリームに高速処理装置を入れるためのマルチプレ
クサと、低周波の入力をとり入れてこのチップの残りの
部分を制御するために必要な高周波クロックを発生する
クロック加速回路とをつくることに関している。同期化
のために、この低周波入力は入来データストリームを制
御するために用いられる周波数と同一である。従って外
部からそのような高周波を供給する必要がなくなる。す
べての高周波信号はこの１個のチップの内部にのみ存在
する（CRTに直接に接続する出力を除く）から、すべて
のタイミングと同期化の問題はシステム設計ではなくチ
ップ設計により解決出来る。
チップの形で販売されることになるこの集積回路のユ
ーザーとしては１個の低周波クロックを与えるだけでよ
く、集積回路におけるクロック周波数と同期化について
は考える必要がない。
本発明の他の観点によれば、複数の順次接続された遅
延装置であって、その内の第１の遅延装置が第１クロッ
ク信号を受けるように接続され、夫々の遅延装置がその
前に接続する遅延装置からのトリガー信号を受けた後に
予定の時点でトリガー信号と出力信号を発生するように
動作可能な上記遅延装置と、これら遅延装置に共通とさ
れて上記予定の時点のインターバルを制御する制御手段
と、この遅延装置の出力信号を受け、それから第２クロ
ック信号を発生する出力手段と、から成る、第１クロッ
ク信号からそれとは異なる周波数の第２クロック信号を
発生するためのクロック発生回路が提供される。
クロック信号とは任意の周期機能を示すものであり、
それを用いる応用については制限されない。
このクロック発生回路は、第２クロック信号が第１ク
ロック信号より高い周波数であるときには本発明の第一
の観点において用いるに特に適している。
好適にはこの制御手段は第１クロック信号と、最後の
遅延装置の出力信号との比較で生じたエラーに応答する
ように帰還ループとして接続される。このように制御系
を組み入れることにより、これら遅延装置の出力信号が
第１クロック信号の連続するパルス間に規則的に生じる
ようにすることが出来る。
この出力手段は同一周波数であるが逆位相の２つの第
２クロック信号を出すように構成される。
この種の回路は集積回路に組込むことが容易でありそ
して外部の高周波クロック信号を不必要にする。１次制
御系は位相固定ループの電圧制御発振器をトリガーされ
る事象連鎖で置き代えることによりつくられる。これは
長期間にわたり安定に制御することが容易であり、その
結果ノイズに対してはより大きい耐性を有する。
これら遅延装置は従来の遅延装置あるいは単安定装置
でよい。しかしながら好適な遅延装置はタイミング回路
と制御回路とから構成されたものであり、このタイミン
グ回路はリセット信号を受けるための制御可能なスイッ
チ素子と、このスイッチ素子が第１状態のとき充電する
容量手段と、第１入力信号としてこの容量手段の電圧を
受け、第２入力信号として制御電圧を受けると共に出力
として第１および第２入力信号によりタイミング信号を
発生する比較手段とを有しており、この制御手段はこの
タイミング信号に応じ、この遅延装置の出力信号と上記
リセット信号を発生する。この制御電圧はこのクロック
発生回路の制御手段からとり出される。
そのような単安定装置は周知の遅延装置より大きいダ
イナミックレンジを与える。これは一般に実際上回路の
利得がその特定のいくつかの点において高すぎ、特定の
条件下において抑圧することの困難なノイズに対して感
応してしまうという欠点がある。これは本発明では所要
のダイナミックレンジの２つの端点間において出来るだ
け利得（上記制御電圧の或る変化に対する上記予定の時
間インターバルの変化として表わされる）を一定にする
ことにより解決される。これにより利得は所望の最小お
よび最大時間インターバルを達成するに必要なところよ
り高くなることがなくなる。好適な実施例ではこれは従
来の遅延装置とは異なり、電流を制限しあるいは遅延装
置の制御のために或るノードに負荷を加えたりするため
に低バイアスのMOSFETを用いることなく達成される。
遅延装置の数は第１クロック信号と第２クロック信号
の差である増倍率に影響する。このクロック発生回路は
ｐ個の遅延装置と、それに付随する第２クロック信号の
発生のためにそれらからｎ個（ｎ≦ｐ）を選択するため
の手段によりつくることが出来る。このように製造階段
において特定の目的に何個の遅延装置が必要かを決定す
る必要はない。
遅延装置の数ｐが既知の偶数であれば第２クロック信
号を発生する出力手段はさほどの困難なく固定論理アレ
イとして設計出来る。しかしながら、未知のｎ個の遅延
装置を利用するときにはより複雑な構成が必要となる。
本発明の一実施例によればこの出力手段はｐ個の遅延装
置の出力信号の夫々を受ける複数の発生ユニットからな
り、これらユニットの夫々は１本の共通出力線に接続可
能であり、夫々のユニットは出力ラインが検査される中
性状態と負パルスが出力ラインに出される負ドライブ状
態と正パルスが出力ラインに出される正ドライブ状態の
三つの状態を有しており、第２クロック信号が出力ライ
ンに次のごとくに発生される。すなわち関連する遅延回
路によるトリガー信号の受信前に一つの発生ユニットが
中性状態であり遅延装置がトリガー信号を受けるとそれ
に関連した発生ユニットがその出力信号に応じてその発
生ユニットの状態変化直前の第２クロック信号の状態に
より正および負のドライブ状態の一方となる。
これら発生ユニットは個々に第２共通出力ラインに接
続可能であり、そして負ドライブ状態において正のパル
スが第２共通出力ラインにそして正のドライブ状態にお
いて正のパルスがそれに与えられて第２クロック信号に
対して逆位相のクロック信号を発生するように構成する
ことも出来る。
〔実施例〕
第１図は１個の集積回路装置すなわちチップにつくら
れる要素を示す。マルチプレクサは例えば25MHzの通常
のクロック周波数で入力データを受ける。低周波クロッ
ク信号によりラッチされたこの入力データは例えばグラ
フィック処理装置である高周波装置４に送られる高周波
データストリームへと変換される。マルチプレクサ２と
高周波装置４の動作は本発明の原理により、この低周波
クロック信号を受けてそれからそれに同期した高周波ク
ロック信号CLKを発生させる“オンチップ”クロック加
速回路６により制御される。信号CLKは逆相の信号CLK1
とCLK2からなる。
クロック加速回路の基本構成を第２図について述べ
る。これら低周波クロック信号を受ける入力回路８と、
第２図ではこの回路８に接続する１個のボックス10で示
してある複数の順次接続された遅延装置とからなる。こ
れら遅延装置10の出力は同じく回路８から低周波クロッ
ク信号を受けるエラー発生器12に送られる。エラー発生
器12の出力信号はエラー信号Ｅであり、この信号Ｅはル
ープフィルタ14に送られ、このフィルタがそれを積分し
て遅延装置10を制御するための共通制御電圧VCを発生す
る。この回路の動作は個々の要素についての以降の説明
でより明確となるものである。
第３図において、ボックス10内の複数の遅延装置D0−
D5が個々に示されている。第１の遅延装置D0は入力回路
８から入力クロック信号を受ける。次の遅延装置D1とそ
れに続く装置D2−D5はこの第１遅延装置D1に順次接続さ
れる。各装置はトリガー信号を受けた後に予定の時間イ
ンターバルをもって出力信号を出す。各装置D0−D5の出
力信号はバッファ16の形の出力手段に入り、このバッフ
ァが後述するように２個の逆位相のクロック信号を発生
する。これら遅延装置の詳細な動作を次に述べる。しか
しながら第４図においては第１遅延装置の入力信号は、
予定の時間インターバルｔ後に立下りの形でトリガー信
号を第１遅延装置に発生させるようにトリガー信号とし
て作用する。この立下りは次の遅延装置D1をトリガー
し、この装置D1も時間ｔ後に出力信号を発生するように
作用する。後述のようにこの実施例では各遅延装置の出
力信号はその出力トリガー信号の逆である。これは最後
の遅延装置D5へとくり返される。時間インターバルｔは
フィルタ14からの共通電圧信号VCにより制御される。最
終遅延装置D5のトリガー信号出力は次の入力クロックパ
ルスと比較され、そしてその位相エラーＥが制御電圧VC
それ故時間インターバルを変えるようにこのフィルタに
作用する。
時間インターバルｔは夫々の遅延装置について同じで
ありそしてこれは共通の制御信号VCをすべての遅延装置
に加えることにより得られる。これは後述するクロック
信号発生の基本である。
バッファ16は複数の発生ユニットからなり、１つの発
生ユニットが遅延装置D0−D5の夫々に関連づけられてい
る。このバッファにおいて、各発生ユニットG0−G5は２
本の共通出力ライン18,20（第５図）を駆動するように
接続される。出力ライン18,20はドライブユニット22に
接続し、それから出力ライン18,20の夫々に逆位相クロ
ック信号CLK1,CLK2が出る。夫々の発生ユニットG0−G5
は出力信号CLK1のテストのためにも接続される。第５図
では遅延装置D4,D5は発生ユニットG4,G5に関連するよう
に示されている。
第３図の回路は６個の遅延装置を有する。しかしなが
ら、クロック信号の所望の加速度によりこれらの内の４
個または５個のみを利用する方が好ましい。これを第３
図に点線矢印で示している。
遅延装置の数が既知の偶数であれば、第２クロック信
号を発生するための出力手段16は比較的簡単に固定論理
アレイとして設計することが出来る。しかしながら、そ
の数が未知の場合には上記の発生ユニットを用いた、よ
り複雑な構成が必要である。各発生ユニットはそれに関
連する遅延装置の出力信号を受けて適当な信号を共通出
力ライン18,20に出す。各発生ユニットは出力信号CLK1
がテストされる中性状態、負パルスが出力ラインの内の
一方に出されそして正パルスがその他方に同時に出され
る第１ドライブ状態およびこれらパルスが反転する第２
ドライブ状態、の三つの状態を有する。第２クロックパ
ルスはこれら出力ラインに次のように発生される。関連
する遅延装置にトリガー信号が入る前に発生装置はCLK1
をテストする中性状態にある。遅延装置にトリガー信号
が入ると、それに関連する発生ユニットがその出力に応
答してそのユニットの状態変化の直前のCLK1の状態によ
り第１または第２ドライブ状態になる。各パルスの長さ
は遅延装置の時間インターバルｔによりきまる。
各発生ユニットの回路を第６図に示す。ｎチャンネル
入力トランジスタ24はそのゲートにその発生ユニットに
関連する遅延装置の出力信号を受ける。この出力信号は
第１インバータ26およびｐチャンネルトランジスタ28,3
0のゲートにも加えられる。第１インバータ26の出力は
ｎチャンネルトランジスタ32,34のゲートに接続する。
夫々のｐチャンネルトランジスタ28,30は夫々のｎチャ
ンネルトランジスタ32,34と共に伝送ゲートを形成す
る。ｐチャンネルトランジスタ36は電圧源と入力トラン
ジスタ24のドレンとの間に接続し、トランジスタ36のゲ
ートは入力トランジスタ24のドレンに接続した第２イン
バータ38の出力信号を受ける。第２インバータ38は第３
インバータ40に出力し、これが第４インバータに出力を
与える。伝送ゲート30,34の入力は第３インバータ40の
出力に接続し、そしてゲート28,32の入力は第４インバ
ータ42の出力に接続する。ゲート30,34の出力は出力ラ
イン18の一方に接続し、ゲート28,32の出力は出力ライ
ン20の一方に接続する。入力トランジスタ24のソースは
出力信号CLK1の１個をテストするように接続する。
説明の便宜上スタート状態はクロック信号CLK1が高、
その逆CLK2が低そして特定の発生ユニットに関連する遅
延装置が不活性、云いかえると入力トランジスタ24に加
えられる信号が高、であるとする。この条件下では入力
トランジスタ24はオンであり、そのドレン（インバータ
38の入力）はクロック信号CLK1に従って高となり、従っ
てインバータ38の出力は低に、インバータ40の出力は高
にそしてインバータ42の出力は低になる。このインバー
タ26によりトランジスタ32と34はオフである。その発生
ユニットに関連する遅延装置が活性となり、前述のよう
に立下りトリガー信号の逆である出力を出すと、トラン
ジスタ24はオフになり、トランジスタ32と34はオンにな
る。すなわち、インバータ40と42の出力の信号は夫々出
力ライン18と20に出る。上述のようにインバータ40の出
力は高、インバータ42のそれは低である。従って、クロ
ック信号CLK1は低となりCLK2は高、すわなち遅延装置が
活性となる前の状態の逆になる。２個の逆位相であるが
完全に同期したクロック信号が付加的な回路を用いるこ
となく発生されるということは本発明の重要な点であ
る。すなわち、１個のクロック信号を発生すると同じ程
度に２個の逆位相のクロック信号を容易に発生すること
が出来る。これらクロック信号とそれらの遅延装置によ
り発生される信号に対する関係を第４図に示す。
個々の遅延装置を次に述べる。原理的には従来の単安
定装置のような適当な遅延装置を本発明に使用出来る
が、そのような単安定装置は一般にその制御のために電
流を制御しあるいは特定のノードに負荷を加えるべく低
バイアスMOSFET（金属酸化物半導体電界効果トランジス
タ）を用いる。そのような技術は本質的に印加される制
御信号に対し指数関数的レスポンスを与え、そのためそ
の回路の利得が動作条件によっては高くなりすぎる。こ
れを第７図に示しており、グラフ（ｉ）は代表的な単安
定装置の遅延／制御特性を示している。一方グラフ（i
i）は固定利得についての所望の遅延／制御特性を示し
ている。点線の右側の特性曲線（ｉ）は満足すべきもの
であるが、その左側についてはその動作に極めて安定な
制御が必要となるために望ましくない。特性曲線（ii）
は制御条件により大きいトレランスを有する。特性曲線
（ii）により近い遅延装置を得る一つの方法を第８図に
示す。この遅延装置はタイミング回路を有し、この回路
はｎチャンネルFET50の形のスイッチ素子と、トランジ
スタ50のドレンに接続するコンデンサ52と、コンデンサ
52の電圧を受ける一方の入力および制御電圧VCを受ける
他方の入力を有する比較器54からなる。定電流源（図示
せず）がトランジスタ50のドレンに定電流ICを与える。
この遅延装置は更に第８図ではボックス56で示す制御回
路を有する。これはその遅延装置（前の遅延装置から立
下りエッジを受ける）用のトリガー信号（入力エッジ）
を受けて、関連する発生ユニットに送られる出力信号を
出すように構成される。この制御信号回路はトランジス
タ50用のリセット信号も発生しそして比較器54の出力信
号（エンド遅延）を受ける。トランジスタ50がオフのと
き、定電流ICがコンデンサ52を充電してその電圧を時間
に関して直線的に増加させる。このコンデンサの電圧が
制御電圧VCを越えると、比較器54の出力は低から高に変
わる。固定充電電流を用いることにより時間についての
コンデンサ電圧の増加は電流が一定であるから直線とな
ることは本発明の重要な点である。定電流が得られるこ
とにより制御電圧VCに対する所望の直線状の遅延レスポ
ンスが得られる。比較器54の低から高への転位（エンド
遅延）は制御回路56に加えられ後述するように所望の出
力信号を発生する。
制御回路56の詳細を第９図に示す。この制御回路は活
性となるとそのトリガー信号の変化には不感であるが比
較器54のエンド遅延信号にのみ応答する。更に、この遅
延装置がそのタイミング動作を完了しそしてその出力が
再び低になってしまうと、低のままであってまだ高にな
っていないのであればその入力によって直ちにトリガー
されてはならない。この制御回路はFETトランジスタ58
からなり、そのドレンはその遅延装置用の入力エッジ信
号を受ける。このトランジスタのドレンはインバータ67
に順次接続されるNANDゲート66によりそのゲートに接続
する。比較器54からのエンド遅延信号はインバータ64に
入る。インバータ64の出力はｐチャンネルFET65のゲー
トに接続し、そのソースはNANDゲート61の一つの入力に
接続する。NANDゲート61は第2NANDゲート62と交互接続
してフリップフロップを形成する。NANDゲート62の自由
な入力はインバータ64の出力を受ける。NANDゲート61の
出力はインバータ63で反転されてトランジスタ50用のリ
セット出力をつくる。NANDゲート61の出力は次の遅延装
置をトリガーする制御回路の出力信号である。NANDゲー
ト66の一方の入力に接続したNORゲート70の形のセット
アップ回路はこの制御回路のスタートアップ特性のセッ
ト用であるる 入力エッジ信号がはじめに高であって低になるとする
と、NANDゲート66、インバータ67およびトランジスタ58
はエッジ検出器を構成する。トランジスタ58はそのゲー
トに作用するインバータ67の出力によりオフとなる前に
NANDゲート61の入力にこの低信号を移すためのパスゲー
トとして作用する。NANDゲート61の入力が低になると、
出力信号は高にそしてリセット信号は低になる。エンド
遅延信号が低であればNANDゲート62の両入力は高となり
その出力が低になってNANDゲート61をセット状態に維持
する。このエンド遅延信号が高になると、NANDゲート61
と62からなるフリッププロップはNANDゲート61の両入力
が高となるためにその状態を変える。その場合、出力信
号は低となりリセット信号は高となる。
【図面の簡単な説明】
第１図はオンチップクロック発生の原理を示す図、第２
図は帰還を用いる本発明の一実施例の原理を示す図、第
３図は第２図の実施例の詳細を示す図、第４図は第３図
の回路の動作のタイミング図、第５図は発生ユニットを
示す図、第６図は１個の発生ユニットの回路図、第７図
は異なる遅延装置についての時間インターバルの変化と
制御電圧の変化との間の関係を示す図、第８図は本発明
の実施例による遅延装置の回路図、第９図は第８図に示
す制御回路の回路図である。 ２……マルチプレクサ、４……高周波装置、６……オン
チップクロック加速回路、８……入力回路、10……遅延
装置、12……エラー発生器、14……ループフィルタ、16
……バッファ、18,20……出力ライン、24……ｎチャン
ネルトランジスタ、26,38,40,42……インバータ、28,3
0,36……ｐチャンネルトランジスタ、32,34……ｎチャ
ンネルトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/06 Ｈ０３Ｋ 5/00 Ｋ (56)参考文献 特開 昭63−298514（ＪＰ，Ａ) 特開 平１−152815（ＪＰ，Ａ) 実開 昭56−67533（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/12 G09G 5/18 H03K 5/00 H03K 5/13 H03K 5/15 H04N 5/06

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の順次接続された遅延装置であって、
    その内の第１の遅延装置が第１クロック信号を受けるよ
    うに接続され、夫々の遅延装置がその前に接続される遅
    延装置からのトリガー信号を受けた後に所定の時間でト
    リガー信号と出力信号を発生するように動作可能となっ
    た遅延装置と、 これら複数の遅延装置に共通とされて前記所定の時間イ
    ンターバルを制御する制御手段と、 前記複数の遅延装置の出力信号を受けるように接続され
    て前記第１のクロック信号とは周波数の異なる第２クロ
    ック信号を発生する出力手段と、 を備え、前記出力手段は前記複数の遅延装置の出力信号
    の各々を受けるための複数の入力端を有しかつ前記複数
    の遅延装置の各出力信号を受信しだい自分自身の出力信
    号の状態を変化させるように動作可能であることを特徴
    とする、第１クロック信号から第２クロック信号を発生
    するためのクロック発生回路。
  2. 【請求項２】前記制御手段は前記複数の遅延装置の内の
    最後の遅延装置による前記第１クロック信号と前記トリ
    ガー信号の比較の結果としてのエラー信号に応答するよ
    うに帰還ループとして接続されることを特徴とする請求
    項１記載のクロック発生回路。
  3. 【請求項３】前記各遅延装置は前記制御手段に対する前
    記所定の時間インターバルの実質的に線形応答を得るた
    めにアナログタイミング回路とディジタル制御回路とを
    備えていることを特徴とする請求項１または２のいずれ
    かに記載のクロック発生回路。
  4. 【請求項４】前記アナログタイミング回路はリセット信
    号に応じて第１状態から第２状態へと変わる制御可能な
    スイッチ素子と、このスイッチ素子が前記第１状態とな
    ると充電されるように接続する容量手段と、第１入力信
    号としてこの容量手段にまたがる電圧を受けるとともに
    第２入力信号として前記制御手段からの制御電圧を受け
    るように接続されそして出力として前記第１および第２
    入力信号によりきまるタイミング信号を発生する比較手
    段とを備え、前記制御回路がこのタイミング信号を受け
    てそれに応じて前記遅延装置のトリガー信号と前記リセ
    ット信号を与えることを特徴とする請求項３記載のクロ
    ック発生回路。
  5. 【請求項５】ｐ個の遅延装置と、前記第２クロック信号
    の発生のためにその内のｎ（ｎ≦Ｐ）個を選択する手段
    とを備えていることを特徴とする請求項１記載のクロッ
    ク発生回路。
  6. 【請求項６】前記第２クロック信号を発生する出力手段
    は前記遅延装置の出力信号を夫々受ける複数の発生ユニ
    ットを有し、これらの発生ユニットは夫々１個の共通の
    出力ラインに接続可能であり、夫々のユニットは出力ラ
    インが検査される中性状態と、負パルスが出力ラインに
    出される負ドライブ状態と、正パルスが出力ラインに出
    される正ドライブ状態とからなる３つの状態を有してお
    り、関連する遅延装置によるトリガー信号の受信前に一
    つの発生ユニットが中性状態であり、遅延装置がトリガ
    ー信号を受けると、その遅延装置に関連したこの発生ユ
    ニットがその遅延装置の出力信号に応答してこの発生ユ
    ニットの状態変化直前の第２クロック信号の状態により
    正および負のドライブ状態の一方となるとなることを特
    徴とする請求項１記載のクロック発生回路。
  7. 【請求項７】各遅延装置はタイミング回路と制御回路と
    を有し、前記タイミング回路はリセット信号を受信する
    ための制御可能なスイッチ素子、このスイッチ素子が第
    １状態のときに充電するように接続された容量手段、お
    よび第１入力信号として前記容量手段にまたがる電圧を
    受けるとともに第２入力信号として前記制御手段からの
    制御電圧を受けかつ出力として前記第１および第２入力
    信号により決まるタイミング信号を発生する比較手段を
    備え、前記制御回路は前記タイミング信号を受信し、こ
    のタイミング信号に応答して前記遅延装置のトリガー信
    号と前記リセット信号を与えることを特徴とする請求項
    １乃至６のいずれかに記載のクロック発生回路。
  8. 【請求項８】第１の周波数の第１クロック信号を受ける
    端子と、 前記第１の周波数の前記第１クロック信号を受け、かつ
    前記第１のクロック信号の各クロックエッジを受信しだ
    い、前記第１クロック信号と同期しかつ前記第１の周波
    数の整数倍の高周波数のクロック信号を構成するために
    所定の個数のクロックエッジを発生するように接続され
    るクロック発生回路（６）と、 前記第１の周波数の前記第１クロック信号の制御下で複
    数のデータストリームを並列に受信するように接続され
    る複数の入力端を有し、前記高周波のクロック信号によ
    って制御されて前記高周波のクロック信号の周波数で前
    記データを直列に出力するマルチプレクサ（２）と、 前記高周波のクロック信号の周波数で前記マルチプレク
    サからの前記データ出力を受信するように接続されかつ
    前記データの処理を制御するために前記高周波のクロッ
    ク信号を受信するための端子を有している処理装置
    （４）と、 を備えていることを特徴とする集積回路装置。
  9. 【請求項９】前記所定の個数は、前記高周波のクロック
    信号が前記第１のクロック信号を超える乗数を制御する
    ことによって制御可能であることを特徴とする請求項８
    記載の集積回路装置。
  10. 【請求項１０】前記クロック発生回路は、直列に接続さ
    れた複数の遅延装置であって、その内の第１の遅延装置
    が前記第１クロック信号を受信するように接続され、各
    遅延装置は夫々の遅延装置がその前に接続される遅延装
    置からのトリガー信号を受けた後に所定の時間インター
    バルでトリガー信号と出力信号を発生するように動作可
    能な複数の遅延装置（D0〜D5）と、 前記所定の時間間隔を制御するために前記複数の遅延装
    置に共通の制御信号を与えるように動作可能な制御回路
    （2,12,14）と、 前記遅延装置の出力信号を受信するために接続されて前
    記第２クロック信号を発生する出力回路（16）と、 を備えていることを特徴とする請求項８または９記載の
    集積回路装置。
  11. 【請求項１１】前記制御回路は、前記複数の遅延装置の
    うちの最後の遅延装置による前記第１クロック信号と前
    記トリガー信号の比較の結果としてのエラー信号に応答
    するように帰還ループとして接続されることを特徴とす
    る請求項10記載の集積回路装置。
  12. 【請求項１２】前記出力回路（16）は前記遅延装置の出
    力信号の各々を受けるための複数の入力端を有し、かつ
    前記複数の遅延装置の各出力信号を受信しだい自分自身
    の出力信号の状態を変化させるように動作可能であるこ
    とを特徴とする請求項10または11記載の集積回路装置。
  13. 【請求項１３】前記複数の遅延装置の各々は、前記所定
    の時間間隔の実質的に線形応答を得るためにアナログタ
    イミング回路（50,52,54）とディジタル制御回路（56）
    とを備えていることを特徴とする請求項10乃至12のいず
    れかに記載の集積回路装置。
  14. 【請求項１４】前記アナログタイミング回路はリセット
    信号に応じて第１状態から第２状態へと変わる制御可能
    なスイッチ素子と、このスイッチ素子が前記第１状態と
    なると充電されるように接続する容量手段と、第１入力
    信号としてこの容量手段にまたがる電圧を、そして第２
    入力信号として前記制御手段からの制御電圧を受けるよ
    うに接続されそして出力として前記第１および第２入力
    信号によりきまるタイミング信号を発生する比較手段と
    を備え、前記制御回路がこのタイミング信号を受けてそ
    れに応じて前記遅延装置のトリガー信号と前記リセット
    信号を与えることを特徴とする請求項13記載の集積回路
    装置。
  15. 【請求項１５】ｐ個の遅延装置と、前記第２クロック信
    号の発生のためにその内のｎ（ｎ≦Ｐ）個を選択する手
    段とを備えていることを特徴とする請求項10乃至14のい
    ずれかに記載の集積回路装置。
  16. 【請求項１６】前記第２クロック信号を発生する出力手
    段は前記遅延装置の出力信号を夫々受ける複数の発生ユ
    ニットを有し、これらの発生ユニットは夫々１個の共通
    の出力ラインに接続可能であり、夫々のユニットは出力
    ラインが検査される中性状態と、負パルスが出力ライン
    に出される負ドライブ状態と、正パルスが出力ラインに
    出される正ドライブ状態とからなる３つの状態をを有し
    ており、関連する遅延装置によるトリガー信号の受信前
    に一つの発生ユニットが中性状態であり、遅延装置がト
    リガー信号を受けると、その遅延装置に関連したこの発
    生ユニットがその遅延装置の出力信号に応答してこの発
    生ユニットの状態変化直前の第２クロック信号の状態に
    より正および負のドライブ状態の一方となるとなること
    を特徴とする請求項10乃至15のいずれかに記載の集積回
    路装置。
  17. 【請求項１７】複数のデータストリームを並列に受信す
    るための複数の入力端子を有しデータを直列に出力する
    マルチプレクサと、このマルチプレクサの出力を受信す
    るように接続された前記マルチプレクサと同一集積回路
    装置上の処理装置とを同期させる方法において、 第１の周波数の第１クロック信号を用いて前記マルチプ
    レクサに供給された各データストリームを制御するステ
    ップと、 第１クロック信号のお各クロックエッジを受信しだい前
    記第１の周波数の整数倍の高周波のクロック信号を構成
    する所定の個数のクロックエッジを出力するように動作
    可能でかつこれにより同期化されるクロック発生回路に
    前記第１のクロック信号を供給するステップと、 前記高周波のクロック信号を用いて前記マルチプレクサ
    および前記処理装置を制御するステップと、 を備えていることを特徴とする方法。
  18. 【請求項１８】前記高周波クロック信号の周波数と前記
    第１クロック信号の周波数との比をプログラムするステ
    ップを更に備えていることを特徴とする請求項17記載の
    方法。
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