KR980011433A - 싱크로너스 메모리의 위상 록킹 딜레이 회로 - Google Patents

싱크로너스 메모리의 위상 록킹 딜레이 회로 Download PDF

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Abstract

기본 전압 제어 딜레이(voltage controlled delay; VLD)의 지연 시간을 외부 클럭의 주기에 따라 변화시키는 개선된 PLD 회로가 기술된다.
본 발명에 따른 PLD회로는 소정의 지연 시간을 가지는 VCD들이 복수 개 직렬로 연결된 VCD 체인(chain)으로 구성되며, 각각의 VCD의 출력 중에서 외부 클럭과 동상인 것을 선택하여 내부 클럭으로 제공하는 PLD회로에 있어서, 상기 외부 클럭과 소정 주기의 기준 클럭과의 주기 차이에 상응하는 크기를 가지는 제어 신호를 발생하는 주파수 검출기를 포함하고, 상기 VCD들은 상기 주파수 검출기에서 제공되는 제어 신호에 응답하여 지연 시간이 변화되는 것을 특징으로 한다.
본 발명에 따른 PLD회로는 외부 클럭의 주파수에 따라 기본 VCD의 지연 시간의 범위를 변화시킴으로써 긴 주기를 갖는 외부 클럭 대응할 수 있는 효과를 갖는다.

Description

싱크로너스 메모리의 위상 록킹 딜레이 회로
본 발명은 외부에서 공급되는 클럭 동기된 내부 클록을 발생하는 싱크로너스 디램(Syncronous DRAM)과 같은 싱크로너스 메모리(Synchronous Memory)의 위상 록킹 딜레이(Phase Locking Delay ; PLD)회로에 관한 것으로, 특히 기본 전압 제어 딜레이(voltage controlled delay; VLD)의 지연 시간을 외부 클럭의 주기에 따라 변화시키는 개선된 PLD 회로에 관한 것이다.
종래의 싱크로너스 메모리는 외부로부터 공급되는 클럭(이하 외부 클럭이라 함)을 버퍼링하여 소요되는 내부 클럭을 출력하는 클록 버퍼를 구비한다. 내부 클럭은 외부 클럭에 동기돼야 할뿐만 아니라 클럭 액세스 타임(Clock Access Time, tSAC)을 줄이기 위해 내부 클럭과 외부 클럭의 위상차(skew)가 작아야 한다.
그러나, 이러한 클럭 버퍼는 단순히 외부 클럭을 버퍼링하여 칩의 내부에 공급하므로, 필연적으로 외부 클럭과 내부 클럭 사이에 위상차가 발생한다.
외부 클럭과 내부 클럭 사이의 위상차를 최소화하기 위하여 PLL(Phase Lock Loop), DLL(Delay Lock Loop) 등을 사용할 수 있으나, 이들은 인식 시간(Aquisition Time)이 느리고 소비 전력(Power Consumption)이 많은 단점이 있다.
다른 한편으로는 VCD를 사용하는 싱크로너스 딜레이 라인(Synchronous Delay Line; SDL) 회로나 이를 개선한 싱크로너스 미러 딜레이(Synchronous Mirror Delay, SMD) 회로 같은 PLD회로가 있다.
그렇지만 이들 PLD회로는 저주파, 즉 긴 주기를 갖는 외부 클럭에 동기되는 내부 클럭을 발생하기 위해서는 보다 많은 딜레이 요소(Delay Element)가 연결된 VCD 체인(chain)이 필요하며, 이에 따라 레이아웃 면적(Layout Area)이 증가한다는 문제점이 있다.
특히 SMD 회로는, 논리 게이트들로 구성된 미러 제어회로(Mirror Control Circuit; MCC)가 미러 형태의 정방향 딜레이 어레이(Forward Delay Array; FDA)와 역방향 딜레이 어레이(Backward Delay Array; BDA)의 연결을 제어하여 외부 클럭과 내부 클럭의 위상을 록킹(Locking)시키기 때문에 입력되는 외부 클럭이 저주파일 경우에는 FAD와 BDA를 위한 레이아웃(layout) 면적이 크게 증가하지 않으면서도 록킹 범위를 넓힐 수 있는 조처가 필요하다.
본 발명의 목적은 상기의 요구에 부응하기 위하여 창출된 것으로서 S메모리에 있어서 레이아웃 면적이 증가하지 않으면서도 외부 클록에 대한 록킹 범위를 넓힐 수 있는 개선된 PLD회로를 제공하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 싱크로너스 메모리에 있어서 레이아웃 면적이 증가하지 않으면서도 외부 클록에 대한 록킹 범위를 넓힐 수 있는 개선된 SMD회로를 제공하는 것에 있다.
제1도는 종래의 싱크로너스 미러 딜레이 회로의 블록도.
제2도는 제1도에 도시된 장치의 동작을 보이는 타이밍도이다.
제3도는 본 발명에 따른 PLD회로의 구성을 보이는 블록 도이다.
제4도는 본 발명에 따른 PLD회로의 일실시예를 보이는 것으로서 SMD회로에 적용된 예를 보이는 것이다.
제5도는 제4도에 도시된 단위 지연기의 상세한 구성을 보이는 블록도이다.
제6도는 제4도에 도시된 주파수 검출기의 상세한 구성을 보이는 블록도이다.
제7도 및 제8도는 각각 FAST신호 혹은 SLOW신호가 인가되는 경우 제4도에 도시된 장치의 동작을 보이는 타이밍도이다.
제9도는 제6도에 도시된 주파수 분주기의 상세한 구성을 보이는 회로도이다.
제10도는 제6도에 도시된 단안정 멀티바이브레이터의 상세한 구성을 보이는 회로도이다.
제11도는 제6도에 도시된 위상 검출기의 상세한 구성을 보이는 회로도이다.
상기의 목적을 달성하는 본 발명에 따른 싱크로너스 메모리의 PLD회로는 소정의 지연 시간을 가지는 VCD들이 복수 개 직렬로 연결된 VCD 체인(chain)으로 구성되며, 각각의 VCD의 출력 중에서 외부 클럭과 동상(同相)인 것을 선택하여 내부 클럭으로 제공하는 PLD회로에 있어서, 상기 외부 클럭과 소정 주기의 기준 클럭과의 주기 차이에 상응하는 크기를 가지는 제어 신호를 발생하는 주파수 검출기를 포함하고, 상기 VCD들은 상기 주파수 검출기에서 제공되는 제어 신호에 응답하여 지연 시간이 변화되는 것을 특징으로 한다.
여기서, 상기 주파수 검출기는 외부 클럭의 어느 한 엣지에 동기되어 소정의 펄스 폭을 가지는 단안정 펄스를 발생하는 단안정 멀티바이브레이터; 외부 클럭과 상기 단안정 펄스의 주기 차이에 상응하는 크기를 가지는 제어 전압을 발생하는 위상 검출기를 구비하는 것이 바람직하다.
상기의 다른 목적을 달성하는 본 발명에 따른 싱크로너스 메모리에 있어서의 SMD회로는 외부 클럭을 제1지연 시간으로 지연시켜 제1내부 클럭을 출력하는 클록 버퍼; 상기 제1내부 클럭을 제2지연 시간으로 지연시키는 딜레이 모니터링 회로; 각각이 그에 인가되는 제어 신호에 응답하여 지연 시간(t)이 변화되는 복수의 단위 지연기들이 정방향으로 순차적으로 직렬 연결되어 구성되고 여기서, i번째의 단위 지연기는 상기 딜레이 모니터링 회로의 출력이 i*t만큼 지연된 클럭 신호를 발생하는 정방향 딜레이 어레이; 각각이 그에 인가되는 제어 신호에 응답하여 지연 시간(t)이 변화되는 복수의 단위 지연기들이 역방향으로 순차적으로 직렬 연결되어 구성되고 여기서, i번째 단위 지연기는 상기 정방향 딜레이 어레이의 I번째 지연된 클록 신호를 입력하는 역방향 딜레이 어레이; 상기 정방향 딜레이 어레이에서 출력되는 복수의 클럭 신호들 중에서 상기 제1내부 클럭과 동상인 클럭 신호를 선택하여 상기 역방향 딜레이 어레이에 제공하는 미러 제어회로; 상기 역방향 딜레이 어레이의 출력을 제4지연 시간으로 지연시켜 제2내부 클럭을 출력하는 클럭 드라이버; 및 상기 외부 클럭과 소정 주기의 기준 클럭과의 주기 차이에 상응하는 크기를 가지는 제어 신호를 발생하여 상기 정방향 딜레이 어레이 및 상기 역방향 딜레이 어레이의 각 단위 지연기에 제공하는 주파수 검출기를 포함한다. 이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
제1도는 종래의 SMD 회로의 구성을 보이는 블록도이다. 제1도에 도시된 장치에 있어서 클럭 버퍼(1)는 외부에서 입력되는 외부 클럭(CLK)을 제1지연 시간(d1)으로 지연시켜 제1내부 클럭(PCLK)을 출력한다. 딜레이 모니터링 회로(3)는 제1내부 클럭(PCLK)을 제2지연 시간(d1+d2)으로 지연시켜 출력 신호(DOUT)로 출력한다. 여기서, 제2지연 시간은 클럭 버퍼(1)에서의 지연 시간(d1)과 클럭 드라이버(11)에서의 지연 시간(d2)을 합한 시간이 되도록 구성되어 있다.
FDA(5)는 MCC(7)의 출력 신호(MOUT i, i는 1 내지 n)에 의해 제어되고, 딜레이 모니터링 회로(3)의 출력(DOUT)을 제3지연 시간으로 지연시켜 출력 신호(FOUT i, i는 1 내지 n)로 출력한다.
MCC(7)는 제1내부 클럭(PCLK)에 응답하여 FDA(5)의 출력 신호(FOUT i, i는 1 내지 n)를 반전시켜 출력 신호(MOUT i, i는 1 내지 n)로 출력한다. BDA(9)는 MCC(7)의 출력 신호(MOUT i, i는 1 내지 n)를 FDA(5)의 지연 시간과 동일한 제3지연 시간으로 지연시켜 출력 신호(BOUT)로 출력한다. 여기서, 제3지연 시간은 제1내부 클럭(PCLK)의 주기에서 제2지연 시간(d1+d2)을 뺀 시간이 되도록 구성되어 있다. 클럭 드라이버(11)는 BDA(9)의 출력 신호(BOUT)를 제4지연 시간(d2)으로 지연시켜 외부 클럭(CLK)에 동기되는 제2내부 클럭(PCLK_M)을 출력한다.
FDA(5)는 동일한 지연 시간(D)을 갖는 제1 내지 제n 단위 지연기(51 내지 5n)들의 직렬 접속으로 구성된다. MCC(7)는 제1내부 클럭(PCLK)에 응답하여 FDA(5)의 출력 신호(FOUT i, i는 1 내지 n)를 각각 반전시키는 제1 내지 제n제어기(71 내지 7n)를 포함한다. BDA(9)는 FDA(5)의 단위 지연기와 동일한 지연 시간(D)을 갖는 제1 내지 제n단위 지연기(91 내지 9n)들의 직렬 접속으로 구성된다.
제2도는 제1도에 도시된 장치의 동작을 설명하기 위한 타이밍도이다. 외부에서 입력되는 외부 클럭(CLK)은 제1지연 시간(d1) 만큼 지연되어 제1내부 클럭(PCLK)으로 출력된다. 제1내부 클럭(PCLK)은 딜레이 모니터링 회로(23)에서 제2지연 시간(d1+d2) 만큼 지연되어 출력(DOUT)으로 출력된다. 제1내부 클럭(PCLK)의 n번째 논리"하이"인 구간이 FDA(5)를 통해 전달되다가 제3지연 시간(tCC-d1-d2, tCC는 PCLK의 주기)후에 FDA(5)의 i번째(i는 1 내지 n) 단위 지연기의 출력(FOUT i)이 논리 "하이"인 경우, 이때 제1내부 클럭(PCLK)의 (n+1)번째 논리"하이"인 구간이 발생되면, MCC(27)의 i번째 제어기의 출력(MOUT i)은 논리 "로우"가 된다.
다음에 MCC(27)의 i번째 제어기의 출력(MOUT i)은 BDA(9)를 통해 전달되어 제3지연 시간(tCC-d1-d2, tCC는 PCLK의 주기)후에 출력(BOUT)으로 출력된다. BDA(9)의 출력(BOUT)은 클럭 드라이버(31)에서 제4지연 시간(d2)만큼 지연되어 제2내부 클럭(PCLK_M)으로 출력된다.
여기서, MCC(9)는 외부 클록의 주기(tCC)를 검출하고 있는 것을 알 수 있다. 따라서, FDA(5)에서 발생된 지연된 클럭 신호들 중에서 제1내부 클럭(PCLK)과 동상인 클럭 신호만이 MCC(9)를 통해 BDA(9)로 제공되어서 최종적으로 PCLK_M은 외부 클록(CLK)으로부터 2tCC만큼 지연되어 위상이 록킹된다.
제1도에 도시된 장치에 의해 저주파의 외부 클록에 록킹시키기 위해서는 FDA(5) 내지 BDA(7)가 외부 클록(CLK)의 제일 긴 주기에 상응하는 지연 시간을 나타내야 한다.
예들 들면, FDA(5)의 각 단위 지연기가 0.4nsec의 지연 시간을 가지고 딜레이 모니터링 회로(3)가 4nsec의 지연 시간을 갖는다면 40nsec 주기(tCC)의 외부 클럭에 록킹하기 위해서는 (40-4)/0.4=90단의 단위 지연기가 필요하게 된다.
따라서 제1도에 도시된 바와 같은 구성을 가지는 종래의 SMD 회로는 저주파, 즉 주기가 긴 외부 클럭 동기되는 내부 클럭을 발생하기 위해서는 보다 많은 수의 단위 지연기가 소요되며, 이에 따라 장치의 레이아웃 면적이 크게 증가하는 문제점이 있다.
제3도는 본 발명에 따른 PLD회로의 구성을 보이는 블록도이다. 도3에 도시된 장치는 소정의 기준 시간(tREF)과 외부 클록의 주기(tCC)를 비교하는 주파수 검출기(31)와 주파수 검출기(31)의 비교 결과에 따라 기본 VCD(Voltage Controlled Delay)의 지연 특성이 제어되는 PLD회로(33)를 구비한다.
제3도에 도시된 장치는 외부 클록이 기준 시간보다 긴 주기를 갖는 경우에는 기본 VCD의 지연 시간을 길게 하여 적은 개수의 기본 VCD로도 넓은 주파수 록킹 범위를 갖게 한다.
제4도는 본 발명에 따른 PLD회로의 실시 예를 보이는 것으로서 SMD에 적용된 예를 보이는 것이다. 또한, 제4도에 도시된 장치에 있어서 도3에 도시된 장치와 동일한 동작을 수행하는 부분에 대하여는 상세한 설명을 생략한다.
제4도에 도시된 장치는 외부 클럭(CLK)을 제1지연 시간(d1)으로 지연시켜 제1내부 클럭(PCLK)을 출력하는 클럭 버퍼(41), 상기 제1내부 클럭(PCLK)을 제2지연 시간(d1+d2)으로 지연시키는 딜레이 모니터링 회로(43), 동등한 지연 시간(t)을 가지는 제1 내지 제n단위 지연기(n〉2)(451 내지 45n)가 순차적으로 직렬 연결되어 구성되며, 상기 딜레이 모니터링 회로(43)의 출력(DOUT)을 제3지연 시간으로 지연시키는 FDA(45), 동등한 지연 시간(t)을 가지는 제1 내지 제n단위 지연기(n〉2)(491 내지 49n)가 순차적으로 직렬연결되어 구성되며, 딜레이 모니터링 회로(43)의 출력(DOUT)을 제3지연 시간으로 지연시키는 BDA(49), FDA(45)에서 출력되는 복수의 지연된 클럭 신호들 중에서 제1내부 클럭(PCLK)과 동상인 클럭 신호를 선택하여 BDA(49)로 출력하는 MCC(47), BDA(49)의 출력을 제4지연 시간(d2)으로 지연시켜 제2내부 클럭(PCLK_M)을 출력하는 클럭 드라이버(51) 및 외부 클럭(CLK)과 소정 주기의 기준 클럭(ref_pulse)과의 주기 차이에 상응하는 크기를 가지는 제어 신호(FAST/SLOW or control_voltage)를 발생하는 주파수 검출기(53)를 포함한다.
BDA(49)의 제n단위 지연기(49n)의 두 입력은 MCC(47)의 제n제어기(47n)의 출력(MOUT n) 및 공급 전압(Vcc)에 접속되고, 제1 내지 제(n-1)단위 지연기(491 내지 49(n-1))의 두 입력은 후단의 단위 지연기의 출력 및 MCC(47)의 제1 내지 제(n-1)제어기의 각 출력(MOUT 1 내지 MOUT (n-1))에 접속된다.
여기서, FDA(45)와 BDA(49)의 단위 지연기들에는 주파수 검출기(53)로부터 제공되는 제어 신호(FAST/SLOW or control_voltage)가 제공된다.
주파수 검출기(53)는 외부 클록(CLK)의 주기(tCC)와 기준 펄스(ref_pulse)의 주기(tREF)를 비교하고, tCC가 tREF보다 짧으면 FAST신호 및 0의 값을 가지는 제어 전압(control_voltage)을 출력한다. FDA(45) 및 BDA(49)의 단위 지연기들은 FAST신호 혹은 0의 값을 가지는 제어 전압(control_voltage)에 응답하여 최소의 지연 시간(t=t1)을 나타내게 된다. 이에 따라 제4도에 도시된 장치의 주파수 록킹 범위는 감소하게 된다.
또한, tCC가 tREF보다 길면 주파수 검출기(43)는 SLOW신호 및 0보다 큰 값을 가지는 제어 전압(control_voltage)을 출력한다. FDA(45) 및 BDA(49)의 단위 지연기들은 SLOW신호 혹은 0보다 큰 값을 가지는 제어 전압(control_voltage)에 응답하여 증가된 지연 시간(t1〈t≤t2)을 나타내게 된다. 이에 따라 제4도에 도시된 장치의 주파수 록킹 범위는 증가하게 된다.
제5도는 제4도에 도시된 단위 지연기의 상세한 구성을 보이는 블록도이다. 제5도에 도시된 장치는 직렬로 연결된 낸드 게이트(52) 및 인버터(54), 그리고 그들의 접속점과 소정의 기준 전위(GND)의 사이에 직렬로 접속된 제어 트랜지스터(56) 및 커패시터(58)를 구비한다. 제어 트랜지스터(56)의 온 저항(Ron)과 커패시터(58)의 커패시턴스(C)는 통상의 RC 지연 회로를 구성한다. 여기서, 제어 트랜지스터(56)의 온 저항(Ron)은 그의 게이트에 인가되는 FAST/SLOW 신호 혹은 제어 전압(control_voltage)에 의해 변화한다.
제6도는 제4도에 도시된 주파수 검출기의 상세한 구성을 보이는 블록도이다. 제6도에 도시된 장치는 외부 클럭(CLK)의 주파수를 소정의 비율로 저감시키는 분주기(61), 분주기(61)에서 출력되는 분주된 외부 클럭 신호(CLK_2H)에 동기되어 소정 주기(tREF)의 기준 펄스(ref_pulse)를 발생하는 단안정 멀티바이브레이터(63), 분주된 외부 클럭 신호(CLK_2H)와 기준 펄스(ref_pulse)를 유입하여 양자의 주기를 비교하고, 비교 결과에 따라 FAST 혹은 SLOW신호를 발생하는 위상 검출기(65), 분주된 외부 클럭 신호(CLK_2H)와 기준 펄스(ref_pulse)를 유입하여 양자의 위상 오차에 상응하는 크기를 가지는 제어 전압(control_voltage)을 발생하는 위상 오차 검출기(67)를 구비한다.
여기서, 위상 오차 검출기(67)는 분주된 외부 클럭 신호(CLK_2H)와 기준 펄스(ref_pulse)를 유입하여 양자가 일치하지 않는 기간에 발생되는 위상 오차 신호를 발생하는 노아 게이트(67a), 그리고 노아 게이트에서 출력되는 위상 오차 신호를 저역 여파시켜 분주된 외부 클럭 신호와 기준 펄스의 위상차에 상응하는 크기를 가지는 제어 전압(control_voltage)을 발생하는 저역 통과 필터(67b)를 구비한다. 이러한 구성을 가지는 위상 오차 검출기는 주지의 위상 동기 루프(phase locked loop ; PLL) 등에 적용되어 있다.
제5도에 도시된 장치의 동작은 다음과 같다. 먼저, 주파수 분주기(61)는 그에 입력되는 신호의 주파수를 1/M(M은 2보다 큰 정수)으로 변환시켜 출력하는 것이다. M=2인 경우를 가정하면 주파수 분주기(51)의 출력 CLK_2H는 외부 클록의 주기(tCC)만큼의 폭을 가지는 펄스 신호가 된다.
단안정 멀티바이브레이터(63)는 주파수 분주기(61)에서 출력되는 펄스 신호의 하강 엣지(falling edge)에서 기준 시간(tREF)의 폭을 가지는 기준 펄스(ref_pulse)를 발생한다.
위상 검출기(65)는 단안정 멀티바이브레이터(63)에서 발생된 기준 펄스(ref_pulse)를 주파수 분주기(61)에서 발생된 펄스 신호 CLK_2H의 상승 엣지(rising edge)에서 샘플링하고, 샘플링된 값을 FAST/SLOW 신호로서 출력한다. tCC가 tREF보다 길다면 CLK_2H의 상승 엣지에서는 "로우" 레벨이 샘플링되고, FAST 신호가 액티브 상태가 되며, 반대로 tCC가 tREF보다 짧다면 CLK_2H의 상승 엣지에서는 "하이" 레벨이 샘플링되고, SLOW 신호가 액티브 상태가 된다.
위상 오차 검출부(67)는 CLK_2H와 ref_pulse를 노아(NOR) 연산시킴으로써의 폭을 갖는 새로운 펄스 열을 만들고, 이를 저역 여파시켜 단위 지연기의 지연 시간을 조정하기 위해 필요한 제어 전압(control_voltage)을 발생시킨다.
여기서, FAST/SLOW 신호 혹은 제어 전압 (control_voltage)중의 하나가 단위 지연기의 지연 시간(t)을 변화시키기 위하여 사용된다.
제6도에 도시된 장치에서 발생되는 FAST/SLOW 신호 혹은 (CONTROL_VOLTAGE)은 각각 제4도에 도시된 단위 지연기의 제어 트랜지스터(56)의 게이트에 인가될 인가될 수 있다.
제7도 및 도 8은 각각 FAST 혹은 SLOW가 단위 지연기에 인가될 경우에 제4도에 도시된 장치의 동작을 보이는 타이밍도이다.
제6도에 도시된 장치에서 발생되는 FAST/SLOW 신호가 제4도 내지 제5도에 도시된 단위 지연기의 제어 전압으로 인가되는 경우에는 단위 지연기는 길거나 짧은 두 가지 지연 시간 중의 하나를 나타낸다.
제9도는 제6도에 도시된 분주기의 상세한 구성을 보이는 블록도이다. 제9도에 도시된 장치에 있어서, 외부 클록(CLK)은 두 개의 트랜스미션 게이트(t9, t10)의 전달 여부를 결정하며, I15와 I12 및 I13과 I14로 구성되는 래치는 각각의 트랜스미션 게이트(t9, t10)의 출력을 래치한다. I13과 I14로 구성되는 래치의 출력은 I11을 통하여 트랜스미션 게이트(t10)로 부궤환되므로 결과적으로 외부 클록(CLK)을 2분주한 클럭 펄스(CLK_2H)가 얻어진다.
제10도는 제6도에 도시된 단안정 멀티바이브레이터의 상세한 구성을 보이는 블록도이다. 여기서, ref_pulse의 펄스 폭은 커패시터(n2)와 인버터(i1)에 부속된 저항(r)에 의존적이다.
제11도는 제6도에 도시된 위상 검출기의 상세한 구성을 보이는 블록도이다. 제11도에 도시된 장치는 기본적으로 3개의 SR플립플롭으로 구성된다. d7과 d6으로 구성되는 SR플립플롭은 CLK_2H의 주기가 ref_pulse의 주기보다 빠른 경우에 세트되며, 반대로 d4와 d3으로 구성되는 SR플립플롭은 CLK_2H의 주기가 ref_pulse의 주기보다 느린 경우에 세트된다. 그 결과는 d8과 d5로 구성되는 SR플립플롭에 의해 래치되어 FAST 혹은 SLOW 신호로서 출력된다.
상술한 바와 같이 본 발명에 따른 PLD회로는 외부 클럭의 주파수에 따라 기본 VCD의 지연 시간의 범위를 변화시킴으로써 긴 주기를 갖는 외부 클럭 대응할 수 있는 효과를 갖는다.
또한, 본 발명에 따른 SMD회로는 FDA 및 BDA를 구성하는 의 단위 지연기를 전압 제어 딜레이로 구성하고 그 지연 시간을 외부 클럭의 주파수에 따라 변경시켜 줌으로써 긴 주기를 갖는 외부 클럭 대응할 수 있는 효과를 갖는다.

Claims (7)

  1. 소정의 지연 시간을 가지는 VCD들이 복수 개 직렬로 연결된 VCD 체인(chain)으로 구성되며, 각각의 VCD의 출력 중에서 외부 클럭과 동상인 것을 선택하여 내부 클럭으로 제공하는 싱크로너스 메모리의 PLD회로에 있어서, 상기 외부 클럭과 소정 주기의 기준 클럭과의 주기 차이에 상응하는 크기를 가지는 제어 신호를 발생하는 주파수 검출기를 포함하고, 상기 VCD들은 상기 주파수 검출기에서 제공되는 제어 신호에 응답하여 지연 시간이 변화되는 것을 특징으로 하는 싱크로너스 메모리의 위상 록킹 회로.
  2. 제1항에 있어서, 상기 주파수 검출기는 외부 클럭의 어느 한 엣지에 동기되어 소정의 펄스 폭을 가지는 단안정 펄스를 발생하는 단안정 멀티바이브레이터; 외부 클럭과 상기 단안정 펄스의 주기 차이에 상응하는 크기를 가지는 제어 전압을 발생하는 위상 검출기를 구비함을 특징으로 하는 싱크로너스 메모리의 위상 록킹 회로.
  3. 제2항에 있어서, 상기 위상 검출기는 외부 클럭의 주기가 상기 단안정 펄스의 주기보다 길거나 짧은 상태에 상응하는 상태 신호를 발생하며, 상기 VCD들은 상기 주파수 검출기에서 제공되는 상태 신호에 응답하여 지연 시간이 길거나 짧은 상태 중의 하나를 취하는 것을 특징으로 하는 싱크로너스 메모리의 위상 록킹 회로.
  4. 외부 클럭 제1지연 시간으로 지연시켜 제1내부 클럭 출력하는 클록 버퍼; 상기 제1내부 클럭 제2지연 시간으로 지연시키는 딜레이 모니터링 회로; 각각이 그에 인가되는 제어 신호에 응답하여 지연 시간(t)이 변화되는 복수의 단위 지연기들이 정방향으로 순차적으로 직렬 연결되어 구성되고 여기서, i번째의 단위 지연기는 상기 딜레이 모니터링 회로의 출력이 i*t만큼 지연된 클럭 신호를 발생하는 정방향 딜레이 어레이; 각각이 그에 인가되는 제어 신호에 응답하여 지연 시간(t)이 변화되는 복수의 단위 지연기들이 역방향으로 순차적으로 직렬 연결되어 구성되고 여기서, i번째 단위 지연기는 상기 정방향 딜레이 어레이의 I번째 지연된 클록 신호를 입력하는 역방향 딜레이 어레이; 상기 정방향 딜레이 어레이에서 출력되는 복수의 클럭 신호들 중에서 상기 제1내부 클럭과 동상인 클럭 신호를 선택하여 상기 역방향 딜레이 어레이에 제공하는 미러 제어회로; 상기 역방향 딜레이 어레이의 출력을 제4지연 시간으로 지연시켜 제2내부 클럭 출력하는 클럭 드라이버; 및 상기 외부 클럭과 소정 주기의 기준 클럭과의 주기 차이에 상응하는 크기를 가지는 제어 신호를 발생하여 상기 정방향 딜레이 어레이 및 상기 역방향 딜레이 어레이의 각 단위 지연기에 제공하는 주파수 검출기를 포함하는 싱크로너스 메모리의 위상 록킹 회로.
  5. 제4항에 있어서, 상기 주파수 검출기는 외부 클럭의 어느 한 엣지에 동기되어 소정의 펄스 폭을 가지는 단안정 펄스를 발생하는 단안정 멀티바이브레이터; 외부 클럭과 상기 단안정 펄스의 주기 차이에 상응하는 크기를 가지는 제어 전압을 발생하는 위상 검출기를 구비함을 특징으로 하는 싱크로너스 메모리의 위상 록킹 회로.
  6. 제5항에 있어서, 상기 위상 검출기는 외부 클럭의 주기가 상기 단안정 펄스의 주기보다 길거나 짧은 상태에 상응하는 상태 신호를 발생하며, 상기 VCD들은 상기 주파수 검출기에서 제공되는 상태 신호에 응답하여 지연 시간이 길거나 짧은 상태 중의 하나를 취하는 것을 특징으로 하는 싱크로너스 메모리의 위상 록킹 회로.
  7. 제6항에 있어서, 상기 위상 검출기는 외부 클럭의 다른 한 엣지에 동기되어 상기 단안정 펄스를 샘플링하고, 샘플링된 값에 상응하는 상태 신호를 발생하는 것을 특징으로 하는 싱크로너스 메모리의 위상 록킹 회로.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.
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