KR100922883B1 - 싱크러너스 미러 딜레이를 사용한 지연고정루프 - Google Patents

싱크러너스 미러 딜레이를 사용한 지연고정루프 Download PDF

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Abstract

본 발명은 싱크로너스 미러 딜레이에서의 클럭의 록킹을 확인할 수 있고, 싱크로너스 미러 딜레이 자체를 리셋할 수 있도록 하기 위하여, 본 발명의 싱크로너스 미러 딜레이를 이용한 지연고정루프는, 반도체 기억 소자에 있어서, 외부클럭을 버퍼링하는 입력 버퍼링 수단; 상기 입력버퍼링수단의 출력을 입력받아 보상하고자 하는 스큐만큼 지연시키기 위한 딜레이 모니터링 수단; 입력되는 측정신호에 따라 상기 딜레이 모니터링 수단으로부터의 출력 클럭을 순방향으로 시간 지연을 조절하기 위한 순방향지연어레이; 상기 순방향지연어레이의 출력을 입력받아서 시간지연이 조절된 클럭이 출력되도록 하기 위한 미러제어수단; 상기 미러제어수단의 출력과 입력버퍼의 출력을 입력받아 비교하고 역방향으로 시간 지연을 조절하기 위한 역방향지연어레이; 및 상기 역방향지연어레이로부터의 출력을 입력받아서 지연고정루프 클럭신호를 출력하기 위한 출력수단을 포함할 수 있다.
Figure R1020030027044
지연고정루프, SMD, 싱크로너스 미러 딜레이, 리셋, 측정신호

Description

싱크러너스 미러 딜레이를 사용한 지연고정루프{Delay Locked Loop with Synchronous Mirror Delay}
도 1은 종래기술에 따른 싱크러너스 미러 딜레이의 블록도와 타이밍도,
도 2는 도 1의 싱크로너스 미러 딜레이의 구체회로도,
도 3은 본 발명에 따른 싱크로너스 미러 딜레이의 구체회로도,
도 4는 도 3의 각 부 타이밍도.
* 도면의 주요 부분에 대한 설명 *
110: 입력버퍼 120: 딜레이 모니터 회로
130, 330: 순방향지연어레이 140, 340: 미러제어부
150, 350: 역방향지연어레이 160: 출력부
본원 발명은 반도체 기억 소자의 지연고정루프(DLL: Delay Locked Loop)에 관한 것으로서, 구체적으로는 싱크러너스 미러 딜레이(SMD: Synchronous Mirror Delay)를 사용한 지연고정루프에 관한 것이다.
반도체 기억 소자(예를 들어 DDR SDRAM)는 외부 클럭과 내부 클럭의 위상을 비교하여 클럭 스큐를 없애기 위해 록킹 시간(tLOCK)만큼 수백번 사이클을 반복한다. 그리고 동작전압의 변동이나 공정 마진이 점차 축소되고 있어 동기식 딜레이 라인이 등장하게 되었다.
도 1은 종래기술에 따른 싱크러너스 미러 딜레이의 블록도와 타이밍도이다.
이는 본 발명의 출원인이 2000. 5. 31.자 출원한 특허 2000-29691호에 개시된 것이다. 종래기술에 따른 싱크러너스 미러 딜레이는 외부클럭을 버퍼링하는 입력버퍼(110), 입력버퍼(110)의 출력을 입력받아 보상하고자 하는 스큐(skew)만큼 시간 지연시키기 위한 딜레이 모니터 회로(DMC, 120)와, 상기 딜레이 모니터 회로(120)로부터의 출력을 입력받아서 제1방향으로 시간 지연을 조절하기 위한 순방향지연어레이(FDA: Forward Delay Array)(130)와, 순방향지연어레이(130)의 출력과 입력버퍼(110)의 출력을 입력받아서 시간지연이 조절된 딜레이만큼 클럭이 입력되도록 하기 위한 미러제어부(MCC: Mirror Control Circuit)(140)와, 미러제어부(140)의 출력을 입력받아서 제2방향으로 시간 지연을 조절하기 위한 역방향지연어레이(BDA: Backward Delay Array)(150)와, 역방향지연어레이(150)로부터의 출력을 입력받아서 지연고정루프 클럭신호를 출력하기 위한 출력부(160)를 구비할 수 있다.
내부클럭은 2 클럭 만에 외부 클럭과 동기될 수 있으나 단위 딜레이가 지터(Jitter)의 제한을 준다는 단점이 있다. 그러나, 이를 줄이면 딜레이 체인의 길이가 길어져서 면적 소모가 커지게 된다. 종래의 레지스터 제어형 지연고정루프는 피드백 회로이므로 많은 클럭이 필요한 데에 반해 싱크로너스 미러 딜레이(SMD)는 두 개의 연속적인 펄스(tLOCK)로 클럭 스큐를 제거한다. 순방향지연어레이(FDA)(130)는 단일 입력과 다수의 출력을 가질 수 있다. 이에 반해, 역방향지연어레이(BDA)(150)는 단일 출력과 다수의 입력을 가질 수 있다. 순방향지연어레이(FDA)(130)와 역방향지연어레이(BDA)(150)는 각각 순방향지연시간(tDF)과 역방향지연시간(tDB)을 가질 수 있다. 따라서, 순방향지연어레이(FDA)(130)와 역방향지연어레이(BDA)(150)는 서로 평행하게 위치해 있지만 서로 반대 방향으로 동작할 수 있다. 이는 회로를 간단하고 작게 구성하기 위함이고, 순방향지연어레이(FDA)의 출력과 역방향지연어레이(BDA)의 입력은 미러제어부(140)를 통해 서로 연결될 수 있다.
도 2는 도 1의 싱크로너스 미러 딜레이의 구체회로도이다.
싱크로너스 미러 딜레이는 외부클럭을 입력받는 입력 버퍼(110)와, 입력버퍼(110)의 출력을 지연시키는 딜레이부(120)와, 딜레이부(120)로부터 출력되는 지연된 클럭을 입력받는 순방향지연어레이(130)와, 순방향지연어레이(130)의 출력과 딜레이부(120)의 출력을 입력받는 미러제어부(140)와, 미러제어부(140)의 출력을 입력받는 역방향지연어레이(150)와, 역방향지연어레이(150)의 출력을 입력받아 출력하기 위한 출력단(160)을 구비할 수 있다.
구체적으로, 순방향지연어레이(130)는 첫 단이 딜레이부(120)의 출력과 전원 전압을 입력받는 낸드게이트(131)와 낸드게이트(131)의 출력을 입력받는 인버터(132)로 구성될 수 있고, 두번째 단은 인버터(132)의 출력과 전원전압을 입력받는 낸드게이트(133)와 낸드게이트(133)의 출력을 입력받는 인버터(134)로 구성될 수 있으며, 세번째 단은 인버터(134)의 출력과 미러제어부(140)의 출력을 입력받는 낸드게이트(135)와 낸드게이트(135)의 출력을 입력받는 인버터(136)로 구성될 수 있다. 세번째 단의 구성이 복수개의 단으로 직렬연결되어 여러개의 단을 구성할 수 있다.
미러제어부(140)는 순방향지연어레이(130)의 각 단의 인버터의 출력과 딜레이부(120)의 출력을 입력받는 다수 개의 낸드게이트로 이루어질 수 있다.
역방향지연어레이(150)는 미러제어부(140)의 출력과 전단의 인버터의 출력을 입력받는 낸드게이트와 낸드게이트의 출력을 입력받는 인버터로 구성될 수 있다.
출력단(160)은 역방향지연어레이(150)의 최종단의 출력을 입력받는 짝수개의 인버터를 구비할 수 있다.
단위 지연 요소는 각각 하나의 인버터와 낸드게이트로 구성되며 역방향지연어레이(150)는 순방향지연어레이(130)와 미러제어부(140)의 레이아웃(Layout)을 미러 이미지로 하여 공정조건이나 전압변동에 무관하게 딜레이가 일치되도록 설계할 수 있다.
순방향지연어레이(130)를 통과하는 클럭은 순방향지연시간(tDF)만큼 지연되다가 마침내 1 클럭 주기만큼 지연된다. 이 경우 순방향지연어레이(130)를 통해 지연된 클럭 신호와 외부 클럭이 동위상을 갖게 된 것이므로 결국 td + NtDF = tCLK 가 되는 N을 찾을 수 있다. 따라서 지연 어레이는 N번째 단까지 활성화되며 이러한 활성화 신호들이 역방향지연어레이(150)로 전달될 것이다. 만일 tDF(순방향지연시간) = tDB(역방향지연시간)라면 순방향지연어레이(130) 값에 의해 역방향지연어레이(340)도 N번째 단까지만 동작하여 역방향지연어레이(150)의 전체 딜레이는 tCK - td가 될 것이다. 이에 따라 외부 클럭이 경험하는 전체 딜레이는 입력 버퍼(110)에서의 지연시간을 d1이라 하고 출력단(160)의 시간지연을 d2라고 하면 다음 수학식1과 같다.
d1 + tCLK + (tCLK - d1 - d2) + d2 = 2 tCLK
즉, 싱크로너스 미러 딜레이에서는 2클럭만에 클럭이 록킹될 수 있다. 그러나, 도 2와 같은 종래의 회로에서는 클럭의 록킹을 실제로 확인할 방법이 없고, 또한 싱크로너스 미러 딜레이 자체에서 리셋할 방법이 없었다. 따라서, 반드시 외부 클럭이 새롭게 들어와야만 하는 리셋하여야만 하는 문제가 존재하였다.
상기의 문제점을 해결하기 위하여 본 발명은 싱크로너스 미러 딜레이에서의 클럭의 록킹을 확인할 수 있고, 싱크로너스 미러 딜레이 자체를 리셋할 수 있도록 함에 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 싱크로너스 미러 딜레이를 이용한 지연고정루프는, 외부 클럭을 버퍼링하는 입력 버퍼링 수단; 상기 입력 버퍼링 수단의 출력을 입력받아 보상하고자 하는 스큐만큼 지연시키기 위한 딜레이 모니터링 수단; 입력되는 측정신호에 따라 상기 딜레이 모니터링 수단으로부터의 출력 클럭을 순방향으로 시간 지연을 조절하기 위한 순방향지연어레이; 상기 순방향지연어레이의 출력을 입력받아서 래치하고, 래치된 값을 이용하여 시간지연이 조절된 클럭이 출력되도록 하기 위한 미러제어수단; 및 상기 미러제어수단의 출력과 상기 입력 버퍼링 수단의 출력을 입력받아 비교하고 역방향으로 시간 지연을 조절하기 위한 역방향지연어레이를 포함하고, 상기 미러제어수단에 래치된 값은 싱크로너스 미러 딜레이를 리셋시키기 위한 리셋신호에 응답하여 리셋되는 것을 특징으로 한다.
바람직하게는, 본 발명의 상기 순방향지연어레이는, 직렬연결된 복수의 순방향단위지연부를 포함하며, 상기 복수의 순방향단위지연부 중 상기 딜레이모니터링수단으로부터 출력되는 외부클럭을 입력받는 제1 순방향단위지연부는, 상기 딜레이모니터링수단으로부터의 외부클럭과 상기 측정신호를 입력으로 하는 제1 낸드게이트; 및 상기 제1 낸드게이트의 출력과 접지전압을 입력으로 하여 상기 순방향단위지연부의 출력에 해당하는 값을 출력하는 제2 낸드게이트를 포함할 수 있다.
바람직하게는, 본 발명의 상기 미러제어수단은, 상기 순방향지연어레이 내 각 순방향단위지연부의 출력을 입력받아 처리하는 복수의 미러제어부를 포함하며, 상기 복수의 미러제어부 중 제1 미러제어부는, 상기 제2 낸드게이트의 출력에 제어받아 일단에 접속된 제1전압단의 전압을 타단에 인가하기 위한 제1 트랜지스터; 상기 제1 트랜지스터의 타단을 입력으로 하는 제1 인버터; 상기 리셋신호에 제어받아 일단에 접속된 상기 제1전압단의 전압을 타단에 인가하기 위한 제2 트랜지스터; 상기 제2 트랜지스터의 타단을 입력으로 하며, 상기 제1 인버터와 역병렬접속된 제2 인버터; 상기 제2 인버터의 출력과 상기 복수의 미러제어부 중 인접한 제2 미러제어부 내 제3 인버터 - 상기 제3 인버터는 상기 제1 미러제어부의 제1 인버터에 해당함 - 의 출력을 입력으로 하는 노아게이트를 포함할 수 있다.
바람직하게는, 본 발명의 상기 역방향지연어레이는, 복수의 직렬접속된 역방향단위지연부를 포함하며, 상기 복수의 직렬접속된 역방향단위지연부 중 하나의 역방향단위지연부는, 상기 노아게이트의 출력과 상기 입력버퍼의 출력을 입력으로 하는 제3 낸드게이트; 상기 제1 인버터의 출력과 전단의 역방향단위지연부로부터의 출력을 입력으로 하는 제4 낸드게이트; 및 상기 제3 낸드게이트의 출력과 상기 제4 낸드게이트의 출력을 입력으로 하는 제5 낸드게이트를 포함할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 3은 본 발명에 따른 싱크로너스 미러 딜레이의 구체회로도이고, 도 4는 도 3의 각 부 타이밍도이다.
먼저, "H"상태의 리셋신호(Reset)가 SMD에 인가되면, si(s1, s2, s3, ...)노드는 "H"상태로 천이하고, ri(r1, r2, r3, ...)노드는 "L"상태로 천이한다. "H"상태의 측정신호(meas)가 1 클럭(tCLK)동안 인가되면, 외부클럭은 입력버퍼(110)를 거쳐 딜레이부(120)를 통과한 후 순방향지연어레이(330)로 진입하게 된다. 만일, 순방향지연어레이(330)내에서 노드 m0, m1, m2 및 m3를 지나 m4에 도달하였을 때, 측정신호(meas)가 "L"상태로 되면, 외부클럭은 더 이상 진행하지 않고 멈추게 된다. 이 때, 노드 s1, s2, s3 및 s4는 모두 "L"상태가 되고, 나머지 노드 s5, s6, ...는 모두 "H"상태가 된다. ri 노드는 si 노드와 반대 논리상태값을 갖고, pi 노드는 si 노드가 "L"상태가 되면, "H"상태가 되었다가 다음 단의 r(i+1) 노드가 "H"상태로 천이하면 디저블된다. 따라서, p4 노드만이 "H"상태를 유지하게 되고, 측정신호(meas)가 "L"상태로 된 이후에는 p4와 연결된 게이트를 통하여 입력버퍼(110)를 거친 외부클럭이 역방향지연어레이(350)로 진입한다. 이후 역방향지연어레이(350)내 노드 t3, t2, t1 및 t0를 통과해서 출력단(160)을 경유한 클럭(intclk)은 외부클럭과 위상이 정렬될 수 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
상기와 같은 구성을 가질 수 있는 본 발명은 싱크로너스 미러 딜레이에서의 클럭의 록킹을 확인할 수 있게 하고, 외부클럭을 새롭게 들어올 때에만 싱크로너스 미러 딜레이를 리셋할 수 있는 것이 아니라 싱크로너스 미러 딜레이 자체에서도 직접 리셋할 수 있게 하는 유리한 효과가 있다.

Claims (4)

  1. 외부 클럭을 버퍼링하는 입력 버퍼링 수단;
    상기 입력 버퍼링 수단의 출력을 입력받아 보상하고자 하는 스큐만큼 지연시키기 위한 딜레이 모니터링 수단;
    입력되는 측정신호에 따라 상기 딜레이 모니터링 수단으로부터의 출력 클럭을 순방향으로 시간 지연을 조절하기 위한 순방향지연어레이;
    상기 순방향지연어레이의 출력을 입력받아서 래치하고, 래치된 값을 이용하여 시간지연이 조절된 클럭이 출력되도록 하기 위한 미러제어수단; 및
    상기 미러제어수단의 출력과 상기 입력 버퍼링 수단의 출력을 입력받아 비교하고 역방향으로 시간 지연을 조절하기 위한 역방향지연어레이를 포함하고,
    상기 미러제어수단에 래치된 값은 싱크로너스 미러 딜레이를 리셋시키기 위한 리셋신호에 응답하여 리셋되는 것을 특징으로 하는 싱크로너스 미러 딜레이를 이용한 지연고정루프.
  2. 제1항에 있어서, 상기 순방향지연어레이는,
    직렬연결된 복수의 순방향단위지연부를 포함하며, 상기 복수의 순방향단위지연부 중 상기 딜레이모니터링수단으로부터 출력되는 외부클럭을 입력받는 제1 순방향단위지연부는,
    상기 딜레이모니터링수단으로부터의 외부클럭과 상기 측정신호를 입력으로 하는 제1 낸드게이트; 및
    상기 제1 낸드게이트의 출력과 접지전압을 입력으로 하여 상기 제1순방향단위지연부의 출력에 해당하는 값을 출력하는 제2 낸드게이트
    를 포함하는 것을 특징으로 하는 싱크로너스 미러 딜레이를 이용한 지연고정루프.
  3. 제2항에 있어서, 상기 미러제어수단은,
    상기 순방향지연어레이 내 각 순방향단위지연부의 출력을 입력받아 처리하는 복수의 미러제어부를 포함하며, 상기 복수의 미러제어부 중 제1 미러제어부는,
    상기 제2 낸드게이트의 출력에 제어받아 일단에 접속된 제1전압단의 전압을 타단에 인가하기 위한 제1 트랜지스터;
    상기 제1 트랜지스터의 타단을 입력으로 하는 제1 인버터;
    상기 리셋신호에 제어받아 일단에 접속된 상기 제1전압단의 전압을 타단에 인가하기 위한 제2 트랜지스터;
    상기 제2 트랜지스터의 타단을 입력으로 하며, 상기 제1 인버터와 역병렬접속된 제2 인버터;
    상기 제2 인버터의 출력과 상기 복수의 미러제어부 중 인접한 제2 미러제어부 내 제3 인버터 - 상기 제3 인버터는 상기 제1 미러제어부의 제1 인버터에 해당함 - 의 출력을 입력으로 하는 노아게이트
    를 포함하는 것을 특징으로 하는 싱크로너스 미러 딜레이를 이용한 지연고정루프.
  4. 제3항에 있어서, 상기 역방향지연어레이는,
    복수의 직렬접속된 역방향단위지연부를 포함하며, 상기 복수의 직렬접속된 역방향단위지연부 중 하나의 역방향단위지연부는,
    상기 노아게이트의 출력과 상기 입력 버퍼링 수단의 출력을 입력으로 하는 제3 낸드게이트;
    상기 제1 인버터의 출력과 전단의 역방향단위지연부로부터의 출력을 입력으로 하는 제4 낸드게이트; 및
    상기 제3 낸드게이트의 출력과 상기 제4 낸드게이트의 출력을 입력으로 하는 제5 낸드게이트
    를 포함하는 것을 특징으로 하는 싱크로너스 미러 딜레이를 이용한 지연고정루프.
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