KR20100130380A - 지연고정루프 회로 - Google Patents

Abstract

본 발명은 지터특성을 향상시킨 지연고정루프 회로를 제공함을 목적으로 한다. 본 발명은 외부에서 입력된 클럭을 지연고정시켜 출력하는 지연고정루프에 있어서, 상기 외부클럭을 지연시켜 출력하며, 다수의 단위딜레이를 구비하는 지연라인; 및 상기 외부클럭의 천이 타이밍과 상기 외부클럭의 전달경로를 모델링한 지연패스에 의해 상기 외부클럭이 지연되는 천이 타이밍을 비교하여, 상기 지연라인의 지연시간을 제어하기 위한 지연라인 제어부를 구비하며, 상기 지연라인에 구비된 다수의 단위딜레이는 적어도 2개 이상의 지연세트 그룹으로 그룹화되고, 각 그룹은 각각 서로 다른 웰로 구현되는 지연고정루프 회로를 제공한다.

지연고정루프, 메모리, 지연라인, 딜레이, 웰.

Description

지연고정루프 회로{DELAY LOCKED LOOP CIRCUIT}

본 발명은 지연고정루프(Delay Locked Loop) 회로에 관한 것으로, 더욱 상세하게는 지터(jitter) 특성을 개선한 지연고정루프 회로에 관한 것이다.

통상적으로, 시스템이나 회로에서 클럭은 동작의 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(Controller)와 같은 외부 장치로부터 입력되는 외부클럭신호에 동기되어 고정된 내부클럭신호를 이용하여 외부의 장치들과 데이터의 전송을 수행한다. 이는 메모리와 메모리 컨트롤러간의 안정적인 데이터 전송을 위해서는 기준클럭신호와 데이터간의 시간적 동기가 매우 중요하기 때문이다. 즉, 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 각 구성요소들에서의 클럭으로부터 데이터가 버스에 실리는 시간을 역보상하여 데이터를 클럭의 에지(Edge), 혹은 중심(center)에 정확하게 위치시켜야만 하기 때문이다.

이러한 역할을 수행하기 위하여 동기식 반도체 장치는 클럭 동기회로를 포함하고 있으며, 클럭 동기회로에는 대표적으로 위상고정루프(PLL: Phase Locked Loop)와 지연고정루프(DLL)가 있다. 그리고, 외부클럭신호와 내부클럭신호의 주파수가 동일한 경우에는 대부분 지연고정루프(DLL)를 사용한다.

지연고정루프(DLL)는 출력되는 클럭신호가 반도체 메모리 장치 내부의 데이터 출력단까지 전달되는 과정에서 발생하는 클럭 지연 성분을 보상하여 내부클럭신호를 생성함으로써 최종데이터 입출력에 사용되는 클럭신호를 외부 클럭신호에 동기되게 한다. 지연고정루프회로는 위상고정루프회로에 비해 잡음이 적고, 작은 면적으로 구현할 수 있는 장점이 있어 동기식 반도체 메모리 장치에서는 동기회로로서 지연고정루프회로를 사용하는 것이 일반적이다.

최근에 지연고정루프 회로의 동작속도가 빨라지면서, 지터 특성을 원하는 특성으로 맞추기가 점점더 어려워지고 있다.

본 발명은 지터특성을 향상시킨 지연고정루프 회로를 제공함을 목적으로 한다.

본 발명은 외부에서 입력된 클럭을 지연고정시켜 출력하는 지연고정루프에 있어서, 상기 외부클럭을 지연시켜 출력하며, 다수의 단위딜레이를 구비하는 지연라인; 및 상기 외부클럭의 천이 타이밍과 상기 외부클럭의 전달경로를 모델링한 지연패스에 의해 상기 외부클럭이 지연되는 천이 타이밍을 비교하여, 상기 지연라인의 지연시간을 제어하기 위한 지연라인 제어부를 구비하며, 상기 지연라인에 구비된 다수의 단위딜레이는 적어도 2개 이상의 지연세트 그룹으로 그룹화되고, 각 그룹은 각각 서로 다른 웰로 구현 되는 지연고정루프 회로를 제공한다.

또한. 상기 지연라인 제어부는 상기 외부클럭을 분주하여 출력하기 위한 클럭분주기; 상가 외부클럭의 전달경로를 모델링하기 위한 지연모델;상기 클럭분주기의 출력과 상기 지연모델의 출력을 비교하기 위한 위상비교기; 및 상기 위상비교기의 출력에 따라 상기 지연라인의 지연값을 제어하기 위한 쉬트 제어기를 포함하는 것을 특징으로 하는 지연고정루프 회로를 제공한다.

또한, 본 발명의 지연고정루프 회로는 상기 외부클럭을 버퍼링하여 상기 지연라인으로 전달하기 위한 클럭버퍼를 더 구비한다. 상기 지연세트는 P형 기판에 N 형 웰로 구현하는 것을 특징으로 한다.

본 발명에 의해서, 다수의 딜레이를 구비하여 동작하는 지연고정루프 회로의 지연고정된 클럭의 지터 특성이 향상된다. 따라서, 본 발명에 의한 지연고정루프 회로를 사용하는 반도체 장치는 노이즈가 생기더라도 외부클럭에 동기된 데이터를 용이하게 출력할 수 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1은 본 발명을 설명하기 위해 도시한 지연고정루프 회로를 블럭도이다.

도1을 참조하여 살펴보면, 지연고정루프는 반전 외부 클럭(/CLK)을 입력으로 하여 외부 클럭(CLK)의 폴링 에지에 동기된 내부 클럭(fall_clk)을 생성하기 위한 제1 클럭 버퍼(11)와, 외부 클럭(CLK)을 입력으로 하여 외부 클럭(CLK)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 생성하기 위한 제2 클럭 버퍼(12)와, 외부 클럭(CLK)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 1/n(n은 양의 정수)로 분주하여 지연 모니터링 클럭(dly_in) 및 기준 클럭(ref)을 출력하는 클럭 분주기(13)와, 외부 클럭(CLK)의 폴링 에지에 동기된 내부 클럭(fall_clk)을 입력으로 하는 제1 지연 라인(14)과, 외부 클럭(CLK)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 입력으로 하는 제2 지연 라인(15)과, 지연 모니터링클럭(dly_in)을 입력으로 하는 제3 지연 라인(16)과, 제1 내지 제3 지연라인(14, 15, 16)의 지연량을 결정하기 위해 선택신호(SEL_1~SEL_N)를 출력하는 쉬프트 레지스터(17)와, 제1 지연 라인(14)의 출력(ifclk)을 구동하여 DLL 클럭(fclk_dll)을 생성하기 위한 제1 DLL 드라이버(20)와, 제2 지연 라인(15)의 출력(irclk)을 입력받아 DLL 클럭(rclk_dll)을 생성하기 위한 제2 DLL 드라이버(21)와, 제3 지연라인(16)의 출력을 입력으로 하여 클럭이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된 지연 모델(22)과, 지연 모델(22)의 출력(fbclk)과 기준 클럭(ref)의 위상을 비교하기 위한 위상 비교기(19)와, 위상 비교기(19)로부터 출력된 제어신호(ctrl)에 응답하여 쉬프트 레지스터(17)의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SL,SR)를 출력하는 쉬프트 제어기(18)를 구비한다.

우선, 제1 클럭 버퍼(11)는 외부 클럭(CLK)의 폴링 에지를 받아 동기된 내부 클럭(fall_clk)을 발생시키고, 제2 클럭 버퍼(12)는 외부 클럭(CLK)의 라이징 에지를 받아서 내부 클럭(rise_clk)을 발생시킨다. 클럭 분주기(13)는 외부 클럭(CLK)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 1/n 분주하여 외부 클럭(CLK)과 n번째 클럭마다 한번씩 동기되는 클럭(ref, dly_in)을 만든다. 기준 클럭(ref) 및 지연 모니터링 클럭(dly_in)은 모두 외부 클럭(CLK)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 분주시킨 신호이기 때문에 외부 클럭(CLK)의 주기(tCK)만큼의 펄스 폭을 가진다. 초기 동작시, 지연 모니터링 클럭(dly_in)은 지연 모니터(10)의 제3 지연 라인(16)의 단위 지연소자 하나만을 통과하여 출력되고, 이 클럭은 다시 지연 모델(22)를 거치면서 지연되어 피드백클럭(fbclk)으로 출력된다. 여기서, 피드백클럭(fbclk)은 제3 지연라인(16)의 출력클럭과 비교하여 지연 모델(22)의 지연 시간 만큼 지연된 것이다.

한편, 위상 비교기(19)는 기준 클럭(ref)의 라이징 에지와 피드백클럭(fbclk)의 라이징 에지를 비교하여 제어신호를 생성하고, 쉬프트 제어기(18)는 제어신호에 응답하여 쉬프트 레지스터(17)의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR,SL)를 출력한다. 쉬프트 레지스터(17)는 쉬프트 제어신호(SR,SL)에 응답하여 제1, 제2 및 제3 지연 라인(14, 15, 16)의 지연량을 결정하는 선택신호(SEL_1~SEL_N)를 출력한다.

위상 비교기(19)는 피드백클럭(fbclk)과 기준 클럭(ref)의 위상을 비교해 나가면서 두 클럭이 최소의 위상차이를 가지는 순간에 감지하고, 이때 지연라인(14,15,16)에서 출력되는 신호가 지연고정된 클럭신호가 된다. 지연고정이 되었을 때 지연라인(14,15)에서 출력되는 클럭(ifclk,irclk)은 DLL 드라이버(20,21)을 거쳐서 지연고정된 DLL 클럭(fclk_dll, rclk_dll)으로 출력된다.

제1 및 제2 DLL 드라이버(20, 21)로부터 출력되는 지연고정된 DLL 클럭(fclk_dll, rclk_dll)에 의해 메모리 장치가 데이터를 외부로 출력시키면, 외부에서는 외부 클럭(CLK)과 동일한 위상을 갖지고 데이터가 출력되는 것으로 보인다.

도2는 도1에 도시된 지연고정루프 회로의 동작시 지터 특성을 보여주는 파형도이다.

도2에 도시된 바와 같이, 지연고정루프 회로의 출력파형이 지연고정 동작이 완료된 이후에도 움직일 수 있다. 즉, 지터 특성이 안 좋아질 수 있는 것이다. 이렇게 지터 특성이 안 좋아지는 것은 지연고정루프 회로에 구동전압을 공급하는 공급단쪽에 노이즈가 생기는 것이 하나의 이유이다. 구동전압의 레벨이 흔들리면, 지연고정루프 회로의 동작에 영향을 미치게 되는 것이다. 지연고정루프 회로의 지터 특성이 안 좋다는 것은 지연라인에서 출력되는 클럭이 변한다는 것을 의미하고, 이는 그 지연고정된 클럭을 이용하여 데이터를 출력하게 되면, 데이터 출력타이밍이 변화한다는 것을 의미한다.

도3은 도1에 도시된 지연라인의 내부를 보여주는 블럭도이다. 특히 제2 지연라인(15)의 내부블럭도이다.

도3에 도시된 바와 같이, 지연라인(15)에 입력되는 내부클럭(rise_clk)은 선택신호(SEL_1~SEL_N)에 따라 정해진 낸드게이트와 단위딜레이를 통과하여 클럭신호(irclk)로 출력된다. 예를 들어 선택신호(SEL_2)가 선택이 되면, 내부클럭(rise_clk)은 낸드게이트(ND21)와 단위딜레이(30_2~30_n)를 통과하게 된다. 단위딜레이는 예정된 지연값을 가지도록 설계된다. 지연라인을 설계하고 반도체 공정에 따라 제조할 때에 도3에 도시된 모든 블럭을 통상적으로 하나의 웰에 설계를 하게 된다. 그로 인해 도3의 지연라인이 노이즈에 모두 공통으로 영향을 받는 문제가 있었다.

지연고정루프에서 사용되는 지연라인에 구비되는 각 단위딜레이는 주변온도나 공정상태, 전압레벨의 변동에 따라 특성이 변할 수 있고, 노이즈에 따라 더 민 감하게 변할 수 있다. 이로 인해 지연고정루프에서 출력되는 지연고정된 클럭에 지터 현상이 발생하게 되는데, 이것을 줄여야 메모리 장치에서 내보내는 데이터가 외부에서 받을 때 외부 클럭에 정확하게 동기될 수 있다. 본 발명에서는 이 노이즈를 줄이고자 지연라인에 구비되는 지연블럭의 웰을 분리하는 방법을 제안한다.

도4는 본 발명의 바람직한 실시예에 따른 지연고정루프 회로의 일부를 보여주는 블럭도이다.

도4에 도시된 바와 같이, 본 실시예에 따라 지연고정루프 회로의 지연라인을 구성하는 경우에는 지연세트를 정하고 각 지연세트별로 웰을 하나로 구성하는 것이 아니라 각 지연세트별로 각각 구성하도록 한다. 여기서 지연세트는 도3에 도시된 하나의 단위 딜레이일 수도 있고, 2개의 단위 딜레이일 수도 있다. 지연라인에 구비되는 많은 단위 딜레이를 그룹화하고 각 그룹을 하나의 지연세트로 할 수 있다. 필요에 의해서 각 지연세트에 의해 지연되는 지연값을 서로 다르게 구성할 수도 있다.

도5는 도4에 도시된 블럭도를 구현한 공정단면도이다. 도5의 상단에는 이전에 지연라인의 공정단면도이며, 하단에는 본 발명의 실시예에 따른 지연라인의 공정단면도이다.

도5의 상단에 표시된 것과 같이, 지연라인을 구성할 때에 기판에 하나의 웰을 구성하고, 그 웰에 지연라인을 구성하였다. 이렇게 하다보니, 노이즈가 지연라인에 전달이 되면, 지연라인 전체적으로 영향을 받는 문제가 있었다. 즉, 하나의 웰로 구성하다보니, 그 웰에 노이즈가 전달이 되면, 지연고정루프 회로의 전체 동 작에 영향을 미치게 되어 지연고정루프 회로에 의해 지연고정된 클럭의 지터 특성이 나빠지게 되는 것이다.

본 실시예에서는 도5의 하단에 도시한 것과 같이, 지연라인을 구성할 때에 구성할 때에 지연세트로 나누고 각 지연세트별로 웰을 서로 분리하여 형성한다. 피형기판(40)에 지연세트별로 N웰(41,42,43)을 구성하고, 각 N웰(41,42,43)에 R웰(41A,42A,43A)를 구성한다. 여기서 R웰(41A,42A,43A)은 N웰에 생성된 P웰을 말하는 것이다. 이렇게 각 지연세트별로 웰을 분리하게 되면, 구동전압의 변동등에도 각 지연세트가 영향을 덜 받게 되고, 그로 인해 지연고정루프 회로의 지터 특성이 좋아지게 된다. 지연고정루프 회로에서 지연값을 조정하는 블럭을 다수의 웰로 구현함으로써, 하나의 웰에 노이즈가 전달되더라도 다른 웰에는 영향을 주지 않아 지연고정루프 회로의 지연고정동작에 영향을 덜 받게 된다.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

도1은 본 발명을 설명하기 위해 도시한 지연고정루프 회로를 블럭도.

도2는 도1에 도시된 지연고정루프 회로의 동작시 지터 특성을 보여주는 파형도.

도3은 도1에 도시된 지연라인의 내부를 보여주는 블럭도.

도4는 본 발명의 바람직한 실시예에 따른 지연고정루프 회로의 일부를 보여주는 블럭도.

도5는 도4에 도시된 블럭도를 구현한 공정단면도.

* 도면의 주요부분에 대한 부호의 설명 *

40: 기판 41~43: N웰

41A ~ 43A: R웰

Claims (4)

1. 외부에서 입력된 클럭을 지연고정시켜 출력하는 지연고정루프에 있어서,

   상기 외부클럭을 지연시켜 출력하며, 다수의 단위딜레이를 구비하는 지연라인; 및

   상기 외부클럭의 천이 타이밍과 상기 외부클럭의 전달경로를 모델링한 지연패스에 의해 상기 외부클럭이 지연되는 천이 타이밍을 비교하여, 상기 지연라인의 지연시간을 제어하기 위한 지연라인 제어부를 구비하며,

   상기 지연라인에 구비된 다수의 단위딜레이는 적어도 2개 이상의 지연세트 그룹으로 그룹화되고, 각 그룹은 각각 서로 다른 웰로 구현되는 지연고정루프 회로.
2. 제 1 항에 있어서,

   상기 지연라인 제어부는

   상기 외부클럭을 분주하여 출력하기 위한 클럭분주기;

   상가 외부클럭의 전달경로를 모델링하기 위한 지연모델;

   상기 클럭분주기의 출력과 상기 지연모델의 출력을 비교하기 위한 위상비교기;

   상기 위상비교기의 출력에 따라 상기 지연라인의 지연값을 제어하기 위한 쉬 트 제어기를 포함하는 것을 특징으로 하는 지연고정루프 회로.
3. 제 1 항에 있어서,

   상기 외부클럭을 버퍼링하여 상기 지연라인으로 전달하기 위한 클럭버퍼를 더 구비하는 것을 특징으로 하는 지연고정루프 회로.
4. 제 1 항에 있어서,

   상기 지연세트는

   P형 기판에 N형 웰로 구현하는 것을 특징으로 하는 지연고정루프 회로.

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